频率源相位噪声对双站SAR性能影响分析

双站SAR系统中,收发单元基于非相干频率源完成信号的发射和接收,在方位向上引入由频率源噪声导致的随机相位误差,影响了SAR系统的性能.该文使用基于标准正交基的随机过程展开方法,基于标准勒让德正交基,将随机相位误差展开为正交多项式,分析了随机相位误差对图像偏移和主瓣展宽的影响,还分析了随机相位误差对图像副瓣性能、主瓣相位的影响.并通过仿真对理论分析进行了验证.     

介绍一种新的频率合成方法

本文介绍一种新型的锁相频率合成器,并通过实例详细说明了其设计方法与技巧。     

多通道低相噪同步频率源设计

针对数字射频存储器(Digital Radio Frequency Memory,DRFM)系统在进行对外部输入信号采集时,对高稳频率源需求问题,提出了一种基于两级锁相环的多通道低相噪同步频率源设计方法,实现了6路在2.26～2 600 MHz范围内任意频率信号输出。通过线性叠加的方法,理论分析了锁相环中相位噪声的模型,并根据相位噪声的来源进行优化设计。最后对频率源电路杂散和相位噪声进行测试,测试结果表明该频率源电路输出1.25 GHz频率时的杂散抑制优于-60 dBc,相位噪声抑制优于-104.91 dBc/Hz@500kHz。     

一种改进式数字频率合成器的设计与仿真

为了获得良好的频率合成与跟踪效果,依据锁相环的基本工作原理,采用锁相嵌套结构设计了1种改进式数字频率合成器。理论分析和仿真结果表明,这种设计方法能有效地实现频率合成,并且具有较强的抗噪性能和较低的环路功耗。     

基于ADF4351低噪声频率合成器设计与实现

现代通信系统对频率源频谱纯度、频率范围和相位噪声指标要求日益提高,本设计根据锁相环的基本原理,基于ADI公司频率合成芯片ADF4351,通过单片机ADu C7023程序控制,设计与实现一种高性能可调频率源,并且测试输出频率在935MHz,相位噪声-84.76d Bc@1k Hz,-91.30d Bc@10k Hz,杂散信号较低,测试结果表明该频率合成器输出信号稳定,噪声系数较低。     

一种基于DDS和PLL的高分辨率RF频率合成方法

本文在描述锁相环和直接数字频率合成的原理及优缺点的基础上,介绍了一种基于DDS和PLL的高分辨率RF频率合成方法,分析了仿真和测试结果,为高分辨率RF频率合成器的设计提供了一种思路。     

一种提高频率合成器分辨率的新方法

本文结合一个实际的频率合成器,详细介绍利用相位合成技术提高单环数字式频率合成器频率分辨率的方法与原理.     

电荷泵锁相环的相位噪声研究

传统的计算锁相环相位噪声方法没有考虑热噪声、闪烁噪声及基准噪声等影响因素,且不能较好地对应于实际电路。为了更好地解决这个问题,提出了一种简单的方法先分别计算各影响因素引起的相位噪声,然后获得比较实用的锁相环电路的总相位噪声。该方法使用特殊的叠加理论,统一各影响因素在一个实际的锁相环电路中的相位噪声传递函数,从而得到锁相环的总相位噪声。为了验证提出的计算公式的有效性,用标准的CMOS 0.25μm工艺设计了输出时钟为48 MHz的电荷泵锁相环。仿真结果表明,实现了带内相位噪声低于-88.6 d Bc/Hz,带外相位噪声为-108.4 d Bc/Hz@1 MHz。这些电路仿真结果与理论计算结果基本一致,它们的绝对误差低于2.54 d Bc/Hz。     

一种级联锁相环频率合成器的设计与实现

介绍了锁相环的组成结构,详细分析了锁相环系统各部分产生的相位噪声,结合分析结果给出了一种以双锁相环集成芯片LMK04031为核心实现125 MHz时钟源的频率合成器的设计方法,并给出关键电路的设计。通过调试,产生高性能的频率源,为锁相频率合成的工程应用提供参考。     

一种用于频率驾驭系统的快速捕获锁相环设计

锁相环是一种能够完成两个信号相位同步的负反馈控制系统,其滤波作用可以使其通频带很窄,且自动跟踪输入频率,因此锁相环常用于原子钟、频标驯服系统以及时间同步系统中,是通信、卫星导航以及电子测量系统的重要组成部分。锁相环中相位噪声和捕获时间是两个相互制约的指标,在减少锁相环捕获时间的同时抑制相位噪声是目前锁相环技术研究中的重要问题之一。针对这一问题,基于模拟锁相环的基本理论和构成,根据环路带宽和捕获时间的数学关系,设计出一种辅助捕获电路,并应用于铷铯组合钟的频率驾驭模块。此电路可根据检相输出信号动态调整环路滤波器的阻值以改变环路带宽,从而实现快速捕获。实验表明,所设计的快速捕获锁相环的捕获时间为5.71 ms@1 Hz,锁相环输出信号杂波抑制优于-90 dBc,谐波抑制优于-55 dBc。     

一种实用的超短波跳频频率合成器的设计

跳频通信的关键技术之一是跳频频率合成器的研制,文中介绍了一种用DDS技术结合锁相环的倍频方案,实现了频率的快速跳变和精细步进,同时简化了系统的设计并提高了系统的可靠性。     

基于ADF4360-8的集成化低相噪频率合成器设计

结合锁相环技术的基本原理,介绍了一种采用锁相环技术产生高稳定度信号的低相噪频率合成器的设计思路。采用集成锁相环芯片ADF4360-8来设计锁相环电路,并给出了系统的具体电路参数、实际应用的设计要点和设计注意事项。最后经过仿真,得出系统环路带宽内相噪为-105dBc,符合系统设计要求。     

机载收发信机锁相频率合成器的设计与实现

针对无人机机载设备体积小、重量轻、功耗小等要求,基于芯片ADF4360-3为机载数据终端的发射机与接收机设计了一种可设置上百个可变频点的锁相频率合成器。重点介绍了频率合成器的控制电路设计、环路滤波器的设计和仿真,以及变频程序算法的实现,并给出了主要算法的程序代码;分析了上电锁定错误的原因并提出有效的解决方法。通过无人机飞行试验验证:所设计的锁相频率合成器,性能稳定,具有很强的实用性,可推广应用于其他无线电测控系统的收发信机中。     

快速跳频电台频率合成器的研究

跳频通信具有很强的抗干扰能力,是未来战场通信的主要通信手段。跳频速率的快慢很大程度上决定了跳频电台抗干扰能力。实现快速跳频通信的关键之一是要求频率转换时间极短的频率合成器,常规的频率合成技术已难以满足要求。论文介绍一种数字式直接频率合成器加锁相环(DDS PLL)的频率合成器,具有换频时间短、覆盖波段宽、分辨率高等优点,可以满足战场通信用的快速跳频电台的要求。     

低相噪小步进频率合成器设计

根据现代通信系统的需要介绍了4．5-5．2GHz的频率合成器的设计。该频率合成器工作频带宽,步进小,尤其是具有较低的相位噪声。提出了实现小步进和低相噪的频率合成器的几种方法,最后采用小数分频和环内混频的方案。经过合理设计环路滤波器,选择合适的环路带宽,制作出高性能的频率合成器,并且对频率合成器的性能进行了分析。     

基于Delta-Sigma调制技术的锁相频率合成器的设计与实现

针对无人机遥测接收机本地振荡器多频点、低相噪的指标要求,分析了整数分频、传统小数分频等锁相频率合成器原理和存在的问题,介绍了多级delta-sigma调制器合成技术的原理及其在小数分频的锁相频率合成器中的应用,给出了其数学模型和杂散功率谱密度的表达式;完成了基于delta-sigma调制的锁相频率合成器的设计与实现,通过验证实验并与文献[1]比较表明,文中设计的频率合成器具有输出的信号低相噪、低杂散和频率分辨率高的特点,完全满足接收机的指标要求,并能推广应用于其它领域的无线电测控系统。     

低相噪低杂散C波段频率合成器的设计

直接数字频率合成（DDS）＋锁相环（PLL）是目前频率合成技术的常用组合方式之一。首先就DDS＋PLL的几种常用合成方式的特点进行了简单介绍,然后着重利用DDS内环分频式合成方式,实现了一种低杂散低相噪的频率合成器的设计。设计中首先在理论分析的基础上选出了合理的设计方案,然后对各项指标进行了可行性分析,尤其对输出相位噪声和组合杂散进行了详尽的阐述。最终用试验结果证明了该方案的可行性。     

脉冲取样锁相环的设计与实现

为实现脉冲取样锁相环,描述了工作原理,分析了相位噪声模型,提出了设计中的问题,并给出了设计实例.设计中采用高频集成取样鉴相器以及具有优异噪声性能、高频谱纯度和高稳定度的介质振荡器(DRO),通过高级设计系统(ADS)仿真,实现了较高的相位噪声指标,相位噪声测试结果与理论值非常接近．与数字锁相环相比,脉冲取样锁相环具有优...     

基于PE3236的频率合成器电路设计与实现

设计并实现了一种L波段的锁相环频率合成器.采用集成芯片PE3236,分析了PE3236和频率合成器的特性,分析了电路结构,计算并确定了各个部件的参数,完成了硬件电路的设计.测试结果表明能够合成需要的频率,频率合成器环路工作稳定,并且可以根据需要改变频率,表明了设计的正确性.