一种简单的分离行,场同步信号的电路

本文介绍一种采用一片74LS74A双D触发器及几个外接元件构成的简单电路,从复合同步信号中精确地分离出行、场同步信号。 D触发器的输出状态必须借助于CP脉冲,把D端输入信号存储到Q输出端,即Q端输出状态比D端输入状态延迟一个时钟脉冲周期,因而又称为延迟型触发器。74LS74A是带预     

彩灯控制器

<正> 本文介绍的彩灯控制器,可以自动地进行递增式与递减式灯光显示交替控制。这种控制器线路简单,制作容易。 工作原理 彩灯控制器电原理图如图1所示。图中IC是一片CMOS六D触发器集成电路CD40174,内有6个独立的D触发器,有一公共触发端CL和一公共复位端正R。当R端为低电平时,6个触发器的输出端均为低电平。6个触发器接成移位寄存器,前级触发器输出端Q接至下级触发器的数据输入端D,最后一级触发器输出端Q6经“非”门4接至最前一级触发器数据端D1。“非”门1、”非”门2及R1、C1组成一自激多谐振荡器,其产生的振荡脉冲送至IC的CL端,作为触发CP脉冲。“非”门3、R2、C2起IC开机清零作用。     

一种CMOS频率比较电路

本文介绍的CMOS频率比较电路,电路简单、可靠、调节方便,可用于频率、转速等电量或非电量的监测。一、工作原理基本原理电路见图1(α),它由CMOS集成电路4538和4013组成。图中,4538是可重复触发和可复位的双单稳多谐振荡器,可由输入脉冲的正沿或负沿触发(图中接成正沿触发形式),输出脉冲的宽度与精密度仅取决于外接RC元件,脉冲宽度T_r=RC,其值可在10μs～∞范围调节。4013为双D触发器。电路的工作原理可由图1(b)说明。若输入脉冲的周期T小于单稳电路的暂态时间T_r,即Tf_r)的情况下,单稳的暂态尚未结束,下一个触发脉冲就已到来,则D触发器的输出端Q为高电平。反之,当输入脉冲的周期T大于单稳电路的设定时间T_r,即T>T_r(或f相似文献   

利用信号边缘对D触发器置位和清零

D触发器的置位和清零(S,C)端是以电平方式工作的。图所示电路,可以用信号的变化,使D触发器置位或清零。本例中D触发器IC_(1A),产生一个正跳变输出,表示缓冲器满。外部信号XFERIN及XFER OUT分别表示装入不装入(图中未标出)。但这两个信号不能直接控制D触发器IC_(1A)的状态,按图所示在电路中加入另一个D触发器IC_(1B)后,XFER IN由低电平到高电平跳变     

两种TTL集成J-K触发器波形分析

本文通过对常用的电菏控制主从触发型J-K触发器和时钟脉冲下降沿触发J-K触发器的波形分析,从脉冲的时序关系出发,论述时钟脉冲的最高工作频率与触发器平均传输延迟的对应关系,以及触发器输出端Q、(?)波形对延迟的影响,此外,还对输出波形上产生的“缺角”、“双峰”等畸变现象作了说明,并提出了提高J-K触发器工作频率的一些设想.     

数码电视

四、数码电视设备中的基本部件在这一节里,介绍一下最基本也是最关键的三个部件,即A/D变换器、D/A变换器以及数码信号处理过程中经常用到的存贮器。我们先扼要介绍有关的几种逻辑部件的原理和作用。 1.逻辑部件 1)集成触发器集成触发器有好几种,用得最多的是D触发器和JK触发器,尤以JK(触发器的用途最广。图16(α)是D触发器的符号。D是数据输入端,时钟脉冲加于T端。S_D为予置     

CMOS数字集成电路原理与应用（六）

(3)组成单稳态电路单稳态电路又称单稳态触发器,它有一个稳定状态(稳态)和一个暂稳状态(暂态)。在触发脉冲作用下,从稳态翻转到暂态。暂态维持一段时间后,将自动回复到稳态。暂态时间的长短与触发脉冲无关,仅仅取决于单稳态电路的自身参数。图1、图2是用D触发器构成的单稳态电路,前者触发脉冲从S端输入,后者从CL端输入,单稳态的暂稳时间     

频率与相位比较器

参考图1,10端为第一个输入端,用于接收如从参考振荡器或类似部件输出的参考信号。输入端10连接到触发器电路11的输入端触发器11到16,由前面触发器的输出与后面触发器的输入依次连接,构成分频电路,对加到10端的参考信号进行64次分频。例如在本装置中,1.6兆赫的信号加到输入端10,便可在触发器16的输出端得出25千赫的有用     

手把手教你学CPLD、FPGA设计(十三) 触发器的设计实验

<正> 前面介绍的组合逻辑电路,其任意时刻产生的输出仅与当时的输入有关,它没有记忆功能。而触发器是一种具有记忆功能的电路,在任意时刻产生的输出不仅与当时的输入有关,而且还与过去的输入有关。1.RS触发器1).RS触发器简介图1为RS触发器电路框图,输入端为R、S、CLK,输出端为Q、QB,其中时钟CLK为输入门控信号,只有CLK信号到来时,输入信号R、S才能进入触发器。依CLK信号的触发方式不同,RS触发器可分为上升沿触发和下降沿触发两种。图1为上升沿触发的RS触发器。RS触发器真值表如表1所示。     

模拟开关型史密特触发器

引言史密特触发器通常由比较器加正反馈电阻构成,或是制作成专门的集成电路,主要用于信号波形的整形和电压电平的监视,是应用极为广泛的基本电路。模拟开关也是数字电路的重要组成部分,它主要用作电子开关,但采用不同的接线方式,或是和其它器件作不同组合，都可以实现不同的功能。下面就介绍用它实现史密特触发器功能的电路。基本的模拟开关型史密特触发器基本的模拟开关型史密特触发器如图1所示,它主要由模拟开关G1和电阻器R1、R2等组成。模拟开关G1是一个单刀双置开关,其0输入端接地,1输入端接电源电压E,输出端Q经电阻器R2反馈到控制端…     

高速锁相环频率合成器在数字可变频标中的应用（下）

(三)双模前置分频器 IC_(17)(MC12013P)是一个高速前置(预)分频器。其典型工作频率为600MHz,具有除10/11等功能。内附V_(BB)参考源,并为时钟提供了缓冲输入。它与IC_(16)(MC12014P)计数控制逻辑电路及IC_(6,5,4,3,2)可编程十进计数器配用,就构成了高速吞脉冲程序分频器,成为频率合成器中的一个重要组成部分,也即是数字可变频标的心脏部分。下面叙述其工作原理。如图5所示,该分频器由除5/6、除2和E-T转换器三个功能单元组成。其中除5/6分频器是由三个D触发器构成,除2电路是将另一个D触发器中的Q和D端相连而构成的,即为T触发器;E-T转换电路如图6所示。因为信号经双模数前置分频器分频后就变成中(低)速信号,所以TTL型的可变程序分频器就可     

用示波器对数字器件进行特性描述

如果你从事数字电路设计,就经常需要测量所使用器件的模拟特性。本文概述了通用D触发器一些典型特性的测量情况。D输入端的TTL电平在时钟脉冲的正沿传送到Q输出端。我们要测定触发器确认为TTL高的最小高电平和确认为TTL低的最大低电平。然后观察输入电压处于这两个电平之间的未定义区时所发生的情况。 本文涉及的测量均在HP公司的培训板上进行,该培训板为检验示波器的各种测量提供了一种简便的方法。     

高速暂存器(T110)漏脉冲的消除

暂存器是数字系统中不可缺少的一种电路元件,在电子计算机和一般自动控制仪器仪表中常被来用,在系统中用作电路输出的暂时记忆。 图1是系列机联合设计介绍的暂存器的逻辑图,其中C_p是控制端,Q是数据输出端,Q是它的反码输出,其数据输入端D扩展成九个端子 D=D_1D_2D_3 D_4D_5 D_9D_(10) D_(11)D_(12) 在C_p为高电平时电路不动作,C_p为低电平时Q跟随D发生变化,当C_p再次变为高电平时Q维持在正跳变时D的状态,不受随后D变化的影响,其波形如图2所示。     

CMOS数字集成电路原理与应用（五）

(五)触发器触发器有两个稳定的工作状态,有一个或两个输入端和两个互补输出端。当在输入端加入不同的触发信号时,就使输出状态发生翻转,所以称为触发器。当取消触发信号时,触发器保持其输出状态不变,直到接入另一种输入时输出时才发生改变,触发器可用来组成计数器、寄存器和存储器。按其功能,触发器可分为R—S触发器、D触发器、J—K触发器、单稳态     

实用方向判别电路

一、脉冲先后检测该线路如图1(a)所示.它能判别两个输入信号(A、B)中哪一个上升沿先到并有锁定的输出状态.因此,在输入端加上光电传感器或霍尔元件等敏感器件以后,能作一次性的方向指示.若需作第二次检测,可先加复位信号.该线路只用一块双D触发器CC4013,也可用TTLD触发器7474,不过它的复位、置位信号是低电平有效.     

基于数据选择器和D触发器的多输入时序电路设计

为了探索多输入时序逻辑电路的简便实现方法,介绍了基于数据选择器和D触发器的多输入时序逻辑电路设计技术。即将D触发器和数据选择器进行组合,用触发器的现态作为数据选择器选择输入变量、数据选择器的输出函数作为触发器的D输入信号,构成既有存储功能又有数据选择功能的多输入端时序网络。由触发器的现态选择输入变量、所选择的输入变量决定触发器的次态转换方向。该方法适合实现互斥多变量时序逻辑电路,且在设计过程中不需要进行函数化简。     

手把手教你学CPLD、FPGA设计(十四) 时序逻辑电路的设计实验

<正> 时序逻辑电路的输出是与时序(时钟)是有关联的,前面介绍的触发器就是一种最简单的时序逻辑电路。1.寄存器具有将二进制数据寄存起来功能的数字电路称为寄存器。寄存器主要是由具有记忆功能的触发器组合起来构成的。1).寄存器简介图1为4位寄存器电路框图,4位数据输入端为D0～D3;     

数字集成电路讲座(7)

<正> 第四讲 计数器(下) 7.可预置数的可逆计数器(双时钟)CD40192/40193 CD40192是可预置数的二十进制可逆计数器(双时钟)。图15是其引脚排列,表8是其真值表,图16是其波形图。CD40192作加计数时,CPD端为高电平,时钟脉冲由CPU端输入,在上升沿的作用下计数器作增量计数。作减计数时,CPU端为高电平,时钟脉冲由CPD端输入,在上升沿的作用下计数器作减量计数。预置数时,只要在预置控制端PE和Cr端上加一低电平或负脉冲,即可将接在D1～D4上的预置数传送到各计数单元的输出端Q1～Q4。然后,PE端恢复成高电平时,     

一种用于SAR A/D转换器的高速移位寄存器

基于65 nm标准 CMOS工艺,提出了一种单次触发的动态D型触发器。基于这种D型触发器,设计了一种用于逐次逼近型(SAR)A/D转换器的高速移位寄存器。在传统的SAR A/D转换器转换过程中,比较器每比较1次,逻辑模块就进行1次移位和1次锁存,每1次移位延迟约为2个D触发器的工作时间,因此,限制了整个系统的转换速度。相比于传统的移位寄存器,本文设计的高速移位寄存器兼具移位和锁存的特点,仅需要传统结构一半数量的D触发器就能实现输出移位和锁存功能。这种寄存器结构能够将A/D转换器的转换速度提升45%,且功耗更小。     

内建自测试(BIST)简介上篇 原理(续)

附录线性反馈移位寄存器(LFSR)理论由于线性反馈移位寄存器在结构上简单而且相当规则,其移位性质容易与串行扫描结合起来,而且能够生成穷举和/或伪随机测试向量,所以在BIST中广泛应用。LFSR的典型元件是D触发器和XOR(异或)门。这里只涉及LFSR作为测试生成器和响应分析器时的性质。图A列出了两个典型LFSR。两者都用D触发器和线性逻辑元件(XOR门)。它们的基本区别是图A1电路在触发器之间用XOR而图