用LH9124开发通用FFT模板及其在SAR实时成像处理中的应用

新一代高分辨率、远作用距离机载合成孔径雷达(SAR)成像侦察系统中,作为实时成像处理器核心运算部件的高速DSP模板的研制是最为关键的一环,其他关键技术的方案和实现在很大程度上由它来决定.在SAR成像中所使用的时域-频域快速相干算法以FFT为时频变换工具,SHARP公司的DSP专用芯片LH9124及其配套芯片LH9320可以完成相应的高速FFT运算.本文介绍了采用LH9124/LH9320实现DSP运算的几种方案及F9124通用FFT模板的研制,主要用于完成SAR实时成像处理器方位多视处理过程的运算,通过合理配置可适用于其它需要高速DSP运算的场合.本文还概述了如何将LH9124/LH9320与TMS320系列DSP器件配合使用完成SAR实时臧像方位处理的方案.     

提高CS算法处理效率的一种处理结构

合成孔径雷达(SAR)实时成像处理有着重要的实用价值，因而受到各国的普遍重视。由于SAR信号处理的数据量较大，实时性要求比较高，且SAR成像处理属于两维信号处理，因而在处理过程中涉及到转角存储问题。文中提出以矢量处理模块为核心的实时处理机，该处理机可以方便地完成1M点的复数两维FFT处理。利用两维FFT处理完成CS算法时，可以避免了转角存储，从而提高了处理效率。其本质在于，矢量处理模块能够管理大容量存储器，生成合适的地址；在完成大点数处理时也能保持良好的处理速度。     

基于VPX架构和第四代Sharc DSP的SAR信号处理系统

给出了一种基于VPX架构和ADSP-21469的合成孔径雷达(SAR)实时信号处理机的设计与实现.处理机分别采用基于FPGA的交换机和各Lane接收缓冲再同步技术解决板内外数据交换和多Lane Serial RapidI/O同步难点,实现了实时宽带雷达回波中频采样变换和SAR成像处理.测试表明,该信号处理机比相同处理能力的传统处理机至少减少40W功耗,并具有高达1 Gbyte/s的I/O吞吐力.     

基于DSP的高分辨SAR多普勒调频率的估算

高分辨合成孔径雷达(SAR)的实时成像系统应用广泛,但其实际运算量大.要满足实时成像的效果,就需采用信号处理能力很强的数字信号处理器.高分辨SAR实时成像系统信号处理部分由距离脉压、方位脉压及多普勒调频率估计等几个模块构成.针对实时高分辨SAR成像中的多普勒调频率模块的实现进行具体分析,并采用ADI公司的TS-201S处理器平台完成快速估算.     

高效UWB-SAR平面子孔径处理成像算法

对各子孔径进行梯形(keystone)变换时的插值运算是平面子孔径处理(PSAP)算法对低频段SAR特别是超宽带(UWB)SAR成像时的主要瓶颈。该文提出用线性调频变换结合Fold FFT实现梯形变换,提高了插值效率,并改进了算法流程,剔除了梯形变换结合Fold FFT中的冗余运算,极大地提高了整个算法的计算效率。计算机仿真和对实际数据进行成像实验的结果表明,经过改进后的PSAP算法能够用于对大场景高分辨率UWB-SAR的实时成像。     

基于FPGA实现实时SAR成像系统设计

根据合成孔径雷达(SAR)成像基本原理,结合当前基于现场可编程门阵列(FPGA)实现数字信号处理的能力,本文对SAR成像系统的FPGA实现方法做了深入探究.该系统设计将SAR成像算法映射到FPGA中进行实现,结合重新时序分布、展开与合并等算法实现技术,同时注重流水线、并行处理等基本设计技巧,极大地提高了SAR成像系统的运算精度和运算速度.通过仿真验证,设计的系统具有实时高性能的特点,可以很好地满足空载实时SAR成像要求.     

基于TMS320C6701高速并行信号处理平台的设计

80年代初，数字信号处理（DSP）在合成孔径雷达（Synthetic Aperture Radar，简称SAR）实时成像处理中得到了应用，随着SAR技术的发展，对实时成像处理器的数据处理能力提出更高要求。本文介绍了如何设计出高速并行信号处理平台来满足SAR系统对实时成像处理器的要求，并给出基于该平台实现合成孔径雷达距离向脉冲压缩的实例。     

基于华睿1号的高性能数字脉压设计和实现

华睿1号是我国自主研制的一款4核微处理器,该处理器内部集成了矢量处理部件,扩展了包含快速傅里叶变换(FFT)蝶形运算指令在内的矢量指令集,具有很强的FFT运算和数字脉压处理能力。在嵌入式实时操作系统下的实测表明华睿1号单核处理1 024个单精度浮点复数FFT和数字脉压的运算时间分别为6.12μs和15.36μs,采用多线程FFT并行处理技术后,4核加速比可达3倍以上,满负荷功耗仅10 W,总体性能优于国内外同类处理器,适用于对实时性要求较高的雷达信号处理和电子对抗等领域。     

星载SAR实时成像处理器的FPGA实现

本文提出了一种用FPGA实现星载合成孔径雷达实时成像处理器的方法,用来实现星载SAR的CS算法(或RMA算法).该实时成像处理器由7片Xilinx公司的商业FPGA实现,其中4片作为并行的处理单元;一片为CS因子的生成单元;一片为SDRAM控制单元;一片为系统的控制单元.该系统将流水处理和并行处理相结合,从而极大的减少了处理时间.同时根据算法各运算对数据的精度要求不同,将浮点运算和定点运算结合在一块,减少了硬件开销.该系统工作在100MHz时,33秒左右能完成16k*16k星载样本点的成像,并对加拿大Radarsat的雷达原始信号进行成像处理,成像质量能达到要求.     

用ADSP21062高速信号处理系统实现机载SAR实时成像处理器的方位向处理

机载SAR实时成像处理器可以在载机飞行的同时获得高分辨率的SAR图像,对于实时监测、军事侦察等应用具有重要意义。实时成像处理器就是用高速数字信号处理系统来实时地实现SAR的成像算法。该文介绍SAR实时成像处理器方位向处理部分的研制,该部分采用了自行开发的、基于ADSP21062的高速信号处理系统,8片ADSP21062被安排在4个并行处理通道中,具有960MFLOPS的峰值处理速度,优化的软件设计保证了硬件资源的利用效率。仿真测试和外场实验证明了该系统的设计是成功的。该文对方位向处理部分的实现原理、硬件结构、软件设计进行了详细介绍。     

DM642开发与应用

视频处理机是基于TI的DSPTM320DM642芯片设计,高速信息处理性能,计算能力达4Gips使视频处理达到理想效果,可以做实时的视频采集,实现复杂的音视频压缩算法,带有以太网口,可以通过网络传输数据。主要应用于网络视频监控和其它复杂图象处理的高速DsP应用。     

Merging VLIW and vector processing techniques for a simple,high-performance processor architecture

This paper proposes a new processor architecture called VVSHP for accelerating data-parallel applications, which are growing in importance and demanding increased performance from hardware. VVSHP merges VLIW and vector processing techniques for a simple, high-performance processor architecture. One key point of VVSHP is the execution of multiple scalar instructions within VLIW and vector instructions on unified parallel execution datapaths. Another key point is to reduce the complexity of VVSHP by designing a two-part register file: (1) shared scalar–vector part with eight-read/four-write ports 64×32-bit registers (64 scalar or 16×4 vector registers) for storing scalar/vector data and (2) vector part with two-read/one-write ports 48 vector-registers, each stores 4×32-bit vector data. Moreover, processing vector data with lengths varying from 1 to 256 represents a key point for reducing the loop overheads. VVSHP can issue up to four scalar/vector operations in each cycle for parallel processing a set of operands and producing up to four results to be written back into VVSHP register file. However, it cannot issue more than one memory operation at a time, which loads/stores 128-bit scalar/vector data from/to data memory. The design of our proposed VVSHP processor is implemented using VHDL targeting the Xilinx FPGA Virtex-5 and its performance is evaluated.     

Fully Pipelined Soft Vector Processor as a CPU Accelerator

FPGA based soft vector processing accelerators are used frequently to perform highly parallel data processing tasks. Since they are not able to implement complex control manipulations using software, most FPGA systems now incorporate either a soft processor or hard processor. A FPGA based AXI bus compatible vector accelerator architecture is proposed which utilises fully pipelined and heterogeneous ALU for performance, and microcoding is employed for reusability. The design is tested with several design examples in four different lane configurations. Compared with Central processing unit (CPU), Digital signal processor (DSP), Altera C2H tool and OpenCL SDK implementations, the vector processor improves on execution time and energy consumption by factors of up to 6.6 and 6.4 respectively.     

Design of a transport triggered vector processor for turbo decoding

In order to meet the requirement of high data rates for next generation wireless systems, efficient implementations of receiver algorithms are essential. On the other hand, faster time-to-market motivates the investigation of programmable implementations. This paper presents a novel design of a programmable turbo decoder as an application-specific instruction-set processor (ASIP) using transport triggered architecture (TTA). The processor architecture is designed in such a manner that it can be programmed with high level language to support different suboptimal maximum a posteriori (MAP) algorithms in a single TTA processor. The design enables the designer to change the algorithms according to the frame error rate performance requirement. A quadratic polynomial permutation interleaver is used for contention-free memory access and to make the processor 3GPP LTE compliant. Several optimization techniques to enable real time processing on programmable platforms are introduced. The essential parts of the turbo decoding algorithm are designed with vector function units. Unlike most other turbo decoder ASIPs, high level language is used to program the processor to meet the time-to-market requirements. With a single iteration, 68.35 Mbps decoding speed is achieved for the max-log-MAP algorithm at a clock frequency of 210 MHz on 90 nm technology.     

多DSP并行处理器的设计与实现

采用ADI公司的4片ADSPTS201作为主处理芯片,以LINK口互连的松耦合结构和Clust总线互连的紧耦合结构作为多DSP的拓扑互连形式,设计并研制了基于PCI的高速并行信号处理器。该处理器在设计上采用CadenceSPB15.5做了充分的信号仿真,保证了系统的信号完整性,经测试系统运行稳定。同时,该信号处理器具备松耦合和紧耦合2种互连方式,可满足更多种形式的算法结构,在图像处理、实时信号处理能方面有较好的应用价值。     

TMS320C6X为核心的实时视频图像处理器的初步设计

探讨了TMS320C6X实时视频数字图像处理器的总体结构、各个部分的构成、功能以及所选用的主要器件,阐述了该设计方案的主要特点。最后指出了视频图像处理器关键器件的一些新进展。     

Adsp-21060的主机接口在实时图像处理中的应用

简要介绍了数字信号处理器Adsp 2 10 6 0和大规模可编程逻辑器件EP1K5 0。详细讨论了Adsp 2 10 6 0的主机接口工作模式以及一个实时图像跟踪处理器的硬件组成原理 ,在这个系统中EP1K5 0充当了主机。调试结果表明 ,所提出的硬件结构设计思想工作效率高 ,完全能够胜任实时图像处理的实际需要。     

实时中值滤波器的实现

针对二维中值滤波器的邻域数据处理的特点,提出了基于邻域图像帧存在体的并行处理方法,从而实现了实时的中值滤波器,论述了领域数据的形成及并行处理器结构,给出了３＊３实时的中值滤波器系统的逻辑框图。     

High Performance Architecture of an Application Specific Processor for the H.264 Deblocking Filter

This paper presents an efficient architecture of an application specific processor (ASP) designed for the deblocking filter algorithm of the H.264 video compression standard. Several optimization techniques at different design levels, such as vector register, pipeline processing, very long instruction word (VLIW) processor, and predication, are utilized in this design. The proposed ASP can meet the real time constraint of the deblocking filter algorithm for the 16:9 video format (4690$,times,$ 2304) at 30 frames per second (fps) at 200-MHz clock rate.      

按频率抽取的基4FFT算法在FPGA中实现

雷达成像的数据处理运算量非常巨大，要达到准实时甚至全实时的成像处理速度，就需要高性能的处理设备。结合自己的工程实践，介绍了按频率抽取的基4 FFT算法在FPGA器件中的实现。基于高速FPGA的SAR实时信号处理机是该系统的核心部分，这方面的研究国内才刚刚起步，该文的工作对SAR雷达系统的硬件实现具有重要意义，为SAR实时成像处理提供了一条有效途径，具有良好的应用前景，此技术的实现在实时信号处理领域也具有重要意义。