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Σ-Δ调制小数分频器合成器是在数字锁相小数分频频率合成技术的基础上,运用现代数字技术对小数分频频率合成而引入的相位杂散进行有效的处理,克服了用传统方法处理而带来的结构复杂、调试困难及成本较高等诸多难点,从而在军用和民用上都得到了广泛的应用.Σ-Δ调制小数分频器是Σ-Δ调制小数分频合成器的关键电路,文中给出了Σ-Δ调制小数分频器详细的数字电路结构,对其工作原理、系统结构及系统工作模式作了详尽的分析,最后采用ASIC实现了Σ-Δ调制小数分频器. 相似文献
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从小数分频频率合成器中小数杂散的产生入手,分析了高阶数字∑-△调制对量化噪声的高通整型特性,从而有效地解决了小数分频锁相环的杂散问题。最后用硬件电路实现了基于∑-△调制的小数分频频率合成器,频率范围为2400~2510MHz,频率步进125kHz,在偏离主频1kHz时相位噪声优于-99dBc/Hz,换频时间小于100Fs。证明了该频率合成器是一种简单实用、高性价比的频率合成器。 相似文献
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从小数分频频率合成器中小数杂散的产生入手,分析了高阶数字∑-△调制对量化噪声的高通整型特性,从而有效地解决了小数分频锁相环的杂散问题。最后用硬件电路实现了基于∑-△调制的小数分频频率合成器,频率范围为2400-2510MHz,频率步进125kHz,在偏离主频1kHz时相位噪声优于-99dBc/Hz,换频时间小于100μs。证明了该频率合成器是一种简单实用、高性价比的频率合成器。 相似文献
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小数分频技术解决了锁相环频率合成器中鉴相频率和输出频率分辨率的矛盾。但一般的小数分频技术引入了严重的小数杂散问题。因为△-∑调制技术对噪声具有整形的作用,把∑-△调制技术应用在小数分频频率合成器中,与传统的PLL(锁相环)频率合成器相比具有明显的优越性,他可以提供很宽的频率范围、极高的频率分辨率、较低的单边带相位噪声以及良好的杂散性能。 相似文献
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针对整数分频频率合成方法存在的局限性,提出了采用小数分频频率合成的方法,分析了小数分频频率合成的实现方法,并针对其中的Σ-△调制技术的各种实现结构进行了分析和仿真,比较了各种实现方法的优劣以及∑-△调制技术中各种结构的性能优劣.在此基础上,进行了整数分频和小数分频频率合成电路实验研究,实验结果验证了小数分频频率合成的优化性能. 相似文献
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基于△∑调制技术的小数分频合成器的设计和实现 总被引:1,自引:0,他引:1
本文分析了小数分频频率合成器中存在的相位杂散的问题,以及解决问题的△∑调制技术.通过采用CX72301芯片的硬件电路在接近GHz量级的频率上实现了使用△∑调制技术的频率合成器,获得了良好的相噪性能指标及几个μs的转换时间. 相似文献
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为了实现对带外量化噪声进行有效抑制,基于对电荷泵(CP)电流不匹配引起的△-∑量化噪声建模,该文提出一种新型小数分频频率合成器(Frac-N)模型。该模型是在传统小数分频频率合成器的反馈之路上嵌入一个噪声滤除器(NF),该噪声滤除器是由一个不含分频器的宽频带锁相环(PLL)构成。采用该噪声滤除技术不但可以对高阶△-∑调制器(DSM)产生的带外相位噪声进行抑制,还可以减小由于电荷泵(CP)不匹配引起的量化噪声。仿真结果验证了该方法的有效性。 相似文献
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基于FPGA的小数频率合成器 总被引:4,自引:1,他引:3
文章介绍了采用∑△调制技术的小数频率合成器.为了提高分频信号的质量和减少小数分频器的小数杂散,采用了三阶单环∑△调制技术.本文还提出了采用这种原理的具体电路实现方式. 相似文献
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小数分频是实现高分辨率低噪声频率合成器的主要技术手段。在分析了小数频率合成以及杂散抑制技术的基础上,采用高阶Σ-Δ调制技术可以将量化噪声功率的绝大部分移到信号频带之外,从而可通过滤波有效抑制噪声。仿真结果表明,该高阶数字Σ-Δ调制可以很好地抑制小数分频频率合成器中的杂散问题,具有很高的实用性。 相似文献
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提出了一种覆盖S/U双波段的小数分频锁相环型频率合成器.该频率合成器采用一种新型多模分频器,与传统的小数分频频率合成器相比具有稳定速度快、工作频率高和频率分辨率高的优点.该锁相环采用了带有开关电容阵列(SCA)的LC-VCO实现了宽频范围,使用3阶MASH△-∑调制技术进行噪声整形,降低了带内噪声.设计基于TSMC 0.25 μm 2.5 V 1P5M CMOS工艺实现.测试结果表明,频率合成器频率范围达到2.450~3.250 GHz;波段内偏离中心频率10 kHz处的相位噪声低于-92.5 dBc/Hz,1 MHz处的相位噪声达到-120 dBc/Hz;最小频率分辨率为13 Hz;在2.5 V工作电压下,功耗为36 mW. 相似文献
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采用Σ-Δ调制小数分频器设计的频率合成器与传统的PLL(锁相环)频率合成器相比具有明显的优越性,它可以提供宽的频率范围、极高的频率分辨率、低的单边带相位噪声以及良好的杂散性能.介绍了利用该技术实现的小数分频频率合成器的原理和设计,并给出了设计结果. 相似文献
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该文应用ADF4157PLL集成芯片实现∑-△小数分频锁相技术,重点讨论了1.35GHz~2.35GHz频段∑-△小数分频频率合成的原理和实现方法.其相位噪声曲线图与传统的FPGA合成算法实现的结果基本一致.实验数据充分证明了∑-△小数分频PLL集成芯片可以替代传统的FPGA合成算法,具有易调试、集成度高、一致性好等优... 相似文献
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分析了∑-△对S/N的改善作用,将∑-△在A/D中的应用引入到N-数字小数分频器中,简述了∑-△对N-小数分频器输出相位抖动的改善,提出用单级∑-△累加器级代多级累加器级联复用概念。 相似文献
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基于Σ-Δ调制小数分频频率合成器技术,采用MAXIM公司的Σ-Δ调制小数分频频率合成器MAX2150输出频率393.999MHz,实现了高分辨率(1kHz)、低相噪(<-103dBc/Hz@1kHz)、低杂散(<-60dBc),该频率合成器的性能指标达到了较高水平。 相似文献
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提出了一种采用新型分频器的小数分频频率合成器。该频率合成器与传统的小数分频频率合成器相比具有稳定时间快、工作频率高和频率分辨率高的优点。设计基于TSMC0.25μm2.5V1P5MCMOS工艺,采用sig-ma-delta调制的方法实现。经测量得到该频率合器工作频率在2.400~2.850GHz之间,相位噪声低于-95dBc/Hz@100kHz,最小频率步进小于30Hz,开关时间小于50μs,满足多数无线通信系统的要求。 相似文献
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采用Σ△调制技术的小数分频频率合成器设计了CPFSK调制电路,对调制电路的原理以及噪声性能进行了细致的分析.芯片集成了2RC波形成形电路、三阶单级Σ△调制器、双模分频器、鉴频鉴相器、电荷泵和压控振荡器,在四电平2RC-CP FSK调制时,16 kHz的带宽内可以实现25.6 kbps的信息速率传输.电路采用0.35μm标准CMOS工艺实现,调节片外电感,芯片最高工作频率可以到200 MHz. 相似文献