二维离散余弦变换及其逆变换的VLSI实现

针对适用于H.263及H.264视频压缩协议的编解码算法,二维离散余弦变换(DCT),及二维反离散余弦变换(IDCT),设计了ASIC高速电路,并完成了电路的FPGA模拟验证.在高速算法设计方面,利用一维变换来实现二维变换,通过对变换矩阵的特殊处理,使得一维变换中只含移位和加法运算;在电路设计方面,采用流水线结构并行处理数据,用寄存器堆实现矩阵的转置.对算法及电路设计的优化和改进,大大减少了完成一个矩阵二维正反变换所需要的周期数,提高了电路的吞吐率和运算速度.ASIC设计采用0.18 μm CMOS工艺,在最坏情况下,综合电路可达到的最高频率为250 MHz;FPGA模拟验证最高频率可达170 MHz.     

一种应用于8×8二维DCT/IDCT的高效结构

设计实现了二维离散余弦变换和逆变换.采用的DCT快速算法和基于分配算法(DA)的乘法-累加器(MAC)结构,极大地减少了硬件资源需求,并能达到很高的处理速度,计算精度满足CCITT标准要求.     

二维DCT的一种新算法

本文提出一种利用２ＤＤＨＴ计算２ＤＤＣＴ的新算法。由于采用ＦＮＴ来实现２ＤＤＨＴ，从而大大提高了算法的效率。     

一种适用于高清视频解码的反离散余弦变换的VLSI实现

提出了一种面向视频处理应用的二维8X8IDCT(反离散余弦变换)处理器结构.该处理器设计利用了IDCT算法中的对称性,采用基于并行的乘累加器的结构加快处理速度.设计过程中对于有限位宽对运算结果误差及精度的影响进行了仿真与分析,并根据要求确定了运算位宽的优化值,在满足精度的条件下使芯片的面积开销最小.该处理器核的面积为48K逻辑门,能够在0.64μs内完成对一个数据块的运算,可以满足对高清晰度视频实时解码的性能需求.     

二维离散余弦变换的一种新的快速算法

本文介绍了二维离散余弦变换（ＤＣＴ）的一种新的快速算法，对于Ｎ×Ｎ ＤＣＴ（Ｎ＝２＾ｍ），只需用Ｎ个一维ＤＣＴ和若干加法运算。与常规的行－列法相比，所需的乘法运算量减少了一半，也比其它的快速算法的乘法运算量要少，而加法运算量基本上是相同的。     

二维离散余弦变换的一种新的快速算法

介绍了二维离散余弦变换的一种新的快速算法，对于Ｎ×ＮＤＣＴ（Ｎ＝２ｍ），只需用Ｎ个一维ＤＣＴ和若干加法运算，与常规的行一列法相比，所需的乘法运算量减少了一半，也比其它快速算法的乘法运算量要少，而加法运算量基本上是相同的。     

二维离散余弦变换的一种新的快速算法

本文介绍了二维离散余弦变换(DCT)的一种新的快速算法。对于NN DCT(N=2m),只需用N个一维DCT和若干加法运算。与常规的行-列法相比,所需的乘法运算量减少了一半,也比其它的快速算法的乘法运算量要少,而加法运算量基本上是相同的。     

一种基于DFT的DCT改进算法的研究

离散余弦变换（DCT）是一种广泛应用于信号处理、图像处理领域的重要工具,并已被多个国际标准所接受。将DCT应用到实际系统中的前提是具有能够快速实现的算法。给出了一种基于DFT的DCT/IDCT的实现,它避免了变换序列长度的限制。由于DFT可以由FFT实现,所以这种实现方式进而利用到FFT的优势。在满足输入序列长度满足一定条件的情况下,对所提出的算法做了进一步的优化,使得DCT的实现更加容易。     

MPEG4编码器二维DCT变换的FPGA实现及优化

本文提出了一种适用于MPEG4视频编码系统的二维DCT的FPGA设计方案，该方案具有实时、高精度、易于FPGA实现的特点。在设计中，分别对DCT的算法及实现方法进行了分析和选择；在此基础上，对系统的结构进行了优化，提出了一种不同于传统二维DCT系统的新结构。最后对IDCT单元的运算精度进行了验证。     

二维DCT＼IDCT的FPGA实现及验证方法

通过对图像编码的核心技术之一离散余弦变换算法的研究，实现了基于PCI总线的二维离散余弦(逆)变换芯核的设计。该设计采用查找表法和流水线技术来减少硬件开销和提高速度；通过改变1-DDCT／IDCT的算法结构来减少查找表占用内部存储器的空间。把设计的离散余弦(逆)变换芯核作为IP软核，在基于PCI环境的RTL仿真平台上进行功能仿真和综合，最后下载到FPGA中，在本单位研制的基于PCI总线的IP测试平台进行硬件验证。实验结果表明，该IP核在平台中工作的最高频率可以达到77MHz。     

AVS游程解码、反扫描、反量化和反变换优化设计

提出了一种适用于AVS的游程解码、反扫描、反量化和反变换硬件结构优化设计方案。根据AVS整数变换和量化的特性，设计了可工作在不同模式的存储器阵列，既可用来进行反变换器所需的转置操作，又可用来存储中间结果，将游程解码、反扫描和反量化合并为一个流水线单元并行处理。该设计省去了存储中间结果所需的大量存储器，加快了处理速度，满足高清视频的处理要求。该设计通过了FPGA验证，综合结果表明，其逻辑门数仅为9076，最高工作频率大于200MHz。     

AVS帧内预测算法分析及VLSI实现

文中提出了一种应用于AVS高清实时解码器的VLSI实现.分析了AVS帧内预测算法的特点,提出了一种所有亮度预测模式和前三种色度预测模式通用的运算单元,为第四种色度预测模式设计了独立的运算单元,并充分复用样本寄存器的方法,提高了资源利用率.该VLSI实现每个时钟周期输出8个预测数据,采用0.18 μmCMOS工艺库综合,电路规模为4.4万门,最高工作频率200MHz.     

A VLSI-oriented algorithm and its implementation for AVS chroma interpolation

AVS (audio video coding standard) is the latest multimedia coding standard of China. Similar to H.264/AVC, AVS adopted the technology of fractional-pel-accurate motion compensation, which enhanced the compression efficiency. To obtain fractional pels, 4-tap FIR filters and bilinear filters are used for luma and chroma interpolation respectively. Unlike the VLSI-optimized FIR filters which could be implemented by adders and shifters, the bilinear filter for chroma is not so convenient for direct VLSI implementation due to its multiplications. In this paper, we propose a VLSI-oriented algorithm named SHAM (x–y-separated halved-approaching method) to accomplish the bilinear filtering. The proposed SHAM algorithm adopts a halved-approaching method which is an addition-and-shift-only method and with simpler data path. VLSI structures are also provide to implement the SHAM algorithm in this paper. Experiments based on UMC $0.18\mathrm{\mu }\mathrm{m}$ process show that the SHAM algorithm could be implemented with about 48% less silicon area or at doubled frequency compared with the direct implementation of the bilinear filter.     

AVS二维DCT变换的FPGA实现

以数字音视频编解码技术标准(Audio Video coding Standard,AVS)为背景,从离散余弦交换(Discrete Cosine Transform,DCT)的基本原理入手,研究了一种基于现场可编辑门阵列(Field Programmable Gate Array,FPGA)实现快速2D-DCT变换的方法.设计采用行列分解法把8×8的2D-DCT变换分解为2个1D-DCT,用移位求和的方法实现乘法器运算.同时,只用1个1D-DCT模块实现2D-DCT变换,节省了硬件资源,更提高了运算速度.最后,利用FPGA仿真工具MODELSIM SE 6.2b,完成了FPGA的实现与仿真结果.     

基于行的实时、二维提升整数小波变换VLSI结构

提出一种基于行的实时、二维提升整数小波变换的VLSI结构。该结构包括行变换器、列变换器、中间缓存器以及输出控制单元。利用中间缓存器暂存行变换的中间结果,由输出控制单元按优先级从高到低的顺序依次输出各级小波系数。由于在硬件实现中采用基于行的提升变换结构,从而水平和垂直方向上的变换能并行处理。与现有结构相比,该结构具有并行度高、存储量低的特点,并且能够在一幅图像逐行扫描的时间间隔内完成整幅图像的多级小波变换。     

AVS插值算法的一种高效的硬件结构设计与实现

提出了AVS解码系统中帧间运动补偿插值算法的一种面向FPGA/ASIC的硬件结构设计.阐述了插值过程的各功能单元的结构,给出了仿真结果及硬件规模.结果表明本文提出的结构设计支持720×576,4:2:0,30FPS的视频在54MHz最低工作频率下的实时解码,是一种适合于集成的高效并行VLSI结构设计.     

一种低存储需求的二维DWT VLSI结构设计方法

为了减少基于提升的二维离散小波变换(DWT)VLSI结构设计中的片内存储需求,采用了一种新颖的调度方法,通过读取少量数据进行行滤波操作,并实现和列滤波的并行处理,有效地减少了片内存储容量.此外,行滤波和列滤波变换内部结构采用流水线设计方法,加快了运算速度,提高了硬件资源利用率,减小了电路的规模,并且这种基于提升的9/7离散小波变换二维结构很方便兼容5/3滤波器.经过Verilog HDL仿真验证,结果表明,在50MHz系统时钟下,采用9/7滤波器经3级分解,每秒钟可处理21帧大小为1280×1024×8bit的灰白图像.     

AVS环路滤波器的VLSI设计与实现

设计并实现了一种适用于AVS高清解码器的环路滤波器。该结构利用将水平边和竖直边相邻块数据分开存储的方法,以及流水线的滤波操作,加快了环路滤波器的处理速度,提高了工作频率。利用片内SRAM部分数据自更新的方法,减少了数据的传输。该VLSI实现采用0.18μm CMOS工艺综合的最高工作频率为167 MHz,电路规模约36 k等效逻辑门(含片内SRAM)。仿真结果显示,设计的环路滤波器能够对AVS高清视频(1 280×720 60帧/s)进行实时的环路滤波。该环路滤波器可用于AVS高清实时解码器芯片中。     

基于AVS的高清晰度数字电视设计

阐述了基于AVS标准的高清晰度数字电视硬件结构和软件系统,执行AVS标准将促进我国数字音视频产业链的形成和完善,加快高清数字电视的全面发展.     

一种适用于AVS自适应环路滤波器的VLSI实现

提出了一种新的适用于AVS自适应环路滤波器的VLSI实现。在实现时,采用了垂直滤波和水平滤波交叉进行的顺序,使得中间数据存储单元只需要存储两个8×8的块而不是整个宏块的数据,并且通过有效的控制机制,完成对一个宏块数据进行环路滤波仅需316个时钟周期,可以达到高清实时解码的要求。