模拟锁相陶瓷介质振荡器技术

通过对模拟锁相频率源及传统方法实现的锁相频率源进行简要的分析比较,在分析取样鉴相器工作原理的基础上给出了模拟锁相CRO的具体实现方案。重点介绍了环路滤波电路及自动捕获电路的工作原理及参数设置,同时也给出了改进输出信号杂波抑制的方法。设计所得到的模拟锁相CRO,其相位噪声指标是采用一般的锁相方式难以获得的。实测表明模拟锁相CRO的相位噪声较低,输出频率3 GHz,相位噪声可以达到≤–115 dBc/Hz@10 kHz,杂波抑制指标也有一定的优势,可以达到优于–70 dBc。     

Ka波段低相噪锁相倍频源设计

在通信系统中,频率源的相位噪声和频率跳变时间对系统的指标有重要影响。为了满足通信系统性能日益提高的需要,设计了一种低相噪快速跳变频率源。分析了各种频率源信号产生方式的优缺点,使用AD公司的鉴相器和国产定制VCO,采用锁相方式产生大步进和小步进2种信号,混频得到Ku波段信号,倍频滤波得到Ka波段信号。详细分析了各项指标的设计,仿真了锁相源的相位噪声和跳频时间,讨论了影响杂散的因素及解决办法。测试结果表明,该频率源输出频率范围为30~31 GHz,跳频时间为22μs,相位噪声为-97.0 d Bc/Hz@10 k Hz,达到同类产品较高水平。     

一种超宽带超低相位噪声频率综合器

为了解决直接频率合成方法频带拓展困难和锁相频率合成方法相位噪声附加恶化严重的问题,设计了一种联合直接模拟频率合成和锁相频率合成的混频锁相频率综合器.该频率综合器采用梳谱发生器激励超低相位噪声的偏移信号后,再将该信号插入锁相环进行环内混频,降低鉴相器的倍频次数进而优化输出信号的相位噪声,同时解决了超宽带混频锁相环的错锁问...     

基于晶振倍频鉴相的C波段低相噪频率源设计

针对数字锁相技术相位噪声的构成和特性进行了探讨与研究,并在对比传统单环锁相方案的基础上,介绍了一种基于晶振倍频信号作为参考进行鉴相的低相噪频率合成器。经测试,传统锁相方案在输出6 480 MHz时,相位噪声为?109.1d B/Hz@10 k Hz。而本文设计的低相噪频率源在使用同样的参考晶振、锁相环芯片以及压控振荡器的情况下,输出相同频率时,相位噪声相比传统方案改善了约8 d B。     

分频锁相振荡源的研究

分析了锁相频率源锁相环路各环节对输出噪声的影响，并在此基础上研制成一个具有较低相位噪声的分频锁相源，对测试结果进行了详细的分析和对比。     

一款低相位噪声分谐波采样锁相振荡源的设计

现介绍了一种低相位噪声锁相振荡源，以分谐波采样式鉴相取代传统的分频式鉴相。这种方案除了压控振荡器是高频微波部件外，其余都可以用集总参数的电路构成，系统的结构较简单，便于实现小型化，突出优点在于它的灵活性，一个宽带取样鉴相器可对各个频段的压拉振荡器直接进行取样鉴相和锁相。在同等条件下，分谐波采样式锁相源比分频式锁相源的相位噪声更低。     

采用PLL技术的合成频率源设计

介绍分频锁相频率合成技术.通过对锁相环工作过程及相位噪声等的基本原理的分析,采用PLL技术成功设计了1.8 GHz锁相频率源.在该锁相源中分频鉴相器采用ADI公司的ADF4118,VCO采用M/A-COM公司的ML081100-01850,低通环路采用三阶RC低通滤波器.其相位噪声为-75dBc/kHz、杂散抑制为-85dBc.实验测试获得了较好的技术指标,能满足现代移动通信C网和G网射频子系统对本振源的要求.     

一种基于PLL的P波段可控频率源

介绍了一种P波段可控频率源的设计方案和相关理论,采用PLL即锁相技术实现P波段的频率产生,具有相位噪声低,杂散低的特点。利用单片机作为数据处理核心对锁相环的鉴相器进行置数和控制,实现了480~540MHz、步进为1MHz的可控频率输出。该频率源的主要性能指标为：输出频率480~540MHz,频率步进为1MHz,相位噪声优于-82dBc@1kHz,杂散抑制优于-60dBc,锁相环直接输出功率为0.6~1.1dBm。本文网络版地址：http：//www.eepw.com.cn/article/164388.htm     

Da波段锁相系统研究

利用多环方案，研制了八毫米波锁相源系统，实验表明，３４．７ＧＨｚ频率点输出的相位噪声指标（傅氏频率为１ＫＨｚ时）为－７８ｄＢｃ／Ｈｚ，杂散优于－６０ｄＢｃ，输出功率大于４０ｍＷ．     

C波段宽带下变频型锁相高速跳频合成器

介绍了一种C波段宽带下变频型锁相高速跳频合成器,主要用于雷达及通信领域。该频率合成器采用锁相环(PLL)与外插电路组合的方式,将较高的输出频率迁移到较低频率后送至鉴相器,大大降低N分频器的工作频率,提高了频率合成器的最高输出频率,且输出频率间隔不变,解决了提高合成器输出频率和不降低频率分辨率的矛盾,实现低相位噪声输出。测试结果表明,输出频率4 460 MHz时,在频偏10 kHz处相位噪声为-123 dBc/Hz。采用可控输出的稳压芯片给HMC704LP4供电,通过控制电源的通断,保证HMC704LP4进入正确的工作模式,有效解决了HMC704LP4上电模式选择错误造成的失锁问题。     

低相位噪声微波振荡器设计

针对Ka和Ku波段上、下变频装置对微波振荡器低相位噪声和小型化的要求,该文采用单环锁相式频率合成技术完成了微波振荡器的设计,并对锁相环的相位噪声进行了理论计算。分析了鉴相频率、鉴相器灵敏度和环路带宽对锁相环输出相位噪声的影响,根据分析结果对微波振荡器电路参数合理选择,同时兼顾了低相位噪声与小型化的设计要求。测试结果表明,振荡器的相位噪声指标与理论计算一致,各项指标均达到要求,可满足实际工程应用。     

The use of saw oscillators to suppress fm noise in local oscillators for on-board satellite applications

SAW oscillators can provide fundamental frequency operation to above 1·5 GHz, with stability and FM noise performance approaching that offered by bulk crystal oscillator technology. Their high fundamental frequency, small size and rugged construction gives SAW technology a unique capability at UHF and microwave frequencies. The low FM thermal noise floor associated with fundamental frequency operation can be combined with the stability and low close-to-carrier noise of multiplied bulk crystal oscillators by locking a high frequency SAW oscillator to a bulk crystal reference. SAW oscillator stability is compatible with conventional phase-locked-loop techniques and also with injection lock stabilization, and their own low close-to-carrier FM noise ensures that such locked sources exhibit minimum phase noise. Furthermore, locked oscillator phase noise is not significantly degraded when extreme operating conditions, such as those experienced in space applications, demand a reduced SAW device Q for reliable locking using either technique. Use of a PLL avoids any need for reference frequency multiplication, and provides additional design flexibility with respect to reference frequency selection and phase noise optimization. Injection locking offers design simplicity and uses fewer frequency control components, which can contribute additional noise in PLL sources.     

A low spur, low jitter 10-GHz phase-locked loop in 0.13-μm CMOS technology

This paper presents a 10-GHz low spur and low jitter phase-locked loop (PLL).An improved low phase noise VCO and a dynamic phase frequency detector with a short delay reset time are employed to reduce the noise of the PLL.We also discuss the methodology to optimize the high frequency prescaler's noise and the charge pump's current mismatch.The chip was fabricated in a SMIC 0.13-μm RF CMOS process with a 1.2-V power supply.The measured integrated RMS jitter is 757 fs (1 kHz to 10 MHz); the phase noise is -89 and-118.1 dBc/Hz at 10 kHz and 1 MHz frequency offset,respectively; and the reference frequency spur is below -77 dBc.The chip size is 0.32 mm2 and the power consumption is 30.6 mW.     

锁相环在相位噪声测试中的工作机理和影响

分析了相位检波技术测试相位噪声的工作原理和锁相环在电路中的工作机理,给出了锁相环对相位噪声测试影响的转移函数,通过对环路修正前和修正后的实际测试曲线的比较,很容易看出环路噪声压缩的影响。明确了在实际测试中,必须对锁相环带宽内的相位噪声曲线进行修正。通过分析可以看出,用相位检波器方法使相位噪声测试由测信号相位起伏变成测电压起伏,用锁相技术使压控参考源与被测源同频,并可有效地对锁相带宽内噪声抑制进行修正,改进了相位噪声测试的方法。     

Ku波段宽带低噪声雷达频率源的研制

介绍一种低相噪、低杂散、宽带的雷达频率合成器方案的设计和实现,该方案采用超低相噪模拟锁相环芯片,并采用双环环内下混频结构,通过对环路滤波器的精心设计,大幅度改善相位噪声和杂散性能。给出设计过程及测试结果。实验证明该方案是成功的,达到的主要技术指标为:输出频率12.8~14.8 GHz,相位噪声-90 dBc/Hz@1 kHz,杂散-55 dBc,步进间隔50 MHz。     

A Quantization Noise Pushing Technique for $DeltaSigma$ Fractional- $N$ Frequency Synthesizers

This paper demonstrates our proposed quantization noise pushing technique, which moves the quantization noise to higher frequencies and utilizes the low-pass characteristic of the phased-lock loop (PLL) to further suppress the quantization noise. In addition, it can separate the operating frequency of the DeltaSigma modulator and the comparison frequency of the phase/frequency detector (PFD) so as to reduce the loop gain of the PLL and lower the in-band phase noise. This synthesizer was fabricated using the UMC 0.18-mum CMOS process. The chip area measures 0.85 mm². The supply voltage is 2 V, corresponding to a total power consumption of 26.8 mW. The experimental results show that, with this technique, the in-band phase noise can be lowered by 12 dB, while the out-of-band phase noise can be reduced by more than 15 dB, compared to a synthesizer with the same PFD comparison frequency.     

一种宽带低相噪频率合成器的设计方法研究

提出了一种宽带低相噪频率合成器的设计方法.采用了数字锁相技术,该锁相技术主要由锁相环（phase locked loop,PLL）芯片、有源环路滤波器、宽带压控振荡器和外置宽带分频器等构成,实现了10~20 GHz范围内任意频率输出,具有输出频率宽、相位噪声低、集成度高、功耗低和成本低等优点.最后对该PLL电路杂散抑制和相位噪声的指标进行了测试,测试结果表明该PLL输出10 GHz时相位噪声优于-109 dBc/Hz@1 kHz,该指标与直接式频率合成器实现的指标相当.     

低抖动的480 MHz CMOS电荷泵式锁相环

本文设计了一款用于USB2.0时钟发生作用的低抖动、低功耗电荷泵式锁相环电路。其电路结构包含鉴频/鉴相器、电荷泵、环路滤波器、压控振荡器和分频器。电路设计是基于CSM0.18μmCMOS工艺,经HSPICE仿真表明,锁相环输出480MHz时钟的峰峰值抖动仅为5.01ps,功耗仅为8.3mW。     

A 4224 MHz low jitter phase-locked loop in 0.13-μm CMOS technology

A 4224 MHz phase-locked loop (PLL) is implemented in 0.13 μm CMOS technology. A dynamic phase frequency detector is employed to shorten the delay reset time so as to minimize the noise introduced by the charge pump. Dynamic mismatch of charge pump is considered. By balancing the switch signals of the charge pump, a good dynamic matching characteristic is achieved. A high-speed digital frequency divider with balanced input load is also designed to improve in-band phase noise performance. The 4224 MHz PLL achieves phase noises of-94 dBc/Hz and -114.4 dBc/Hz at frequency offsets of 10 kHz and 1 MHz, respectively. The integrated RMS jitter of the PLL is 0.57 ps (100 Hz to 100 MHz) and the PLL has a reference spur of-63 dB with the second order passive low pass filter.     

一个简单鉴频鉴相器结构实现的快速锁定低抖动锁相环

用简单的鉴频鉴相器结构实现了一个快锁定低抖动的锁相环.鉴频鉴相器仅仅由两个异或门组成,它可以同时获得低抖动和快锁定的性能.锁相环中的电压控制振荡器由四级环形振荡器来实现,每级单元电路工作在相同的频率,并提供45°的相移.芯片用0.18μm CMOS工艺来实现.PLL输出的中心频率为5GHz,在偏离中心频率500kHz处,测量的相位噪声为-102.6dBc/Hz.锁相环的捕获范围为280MHz,RMS抖动为2.06ps.电源电压为1.8V时,功耗仅为21.6mW(不包括输出缓冲).