一种自主可控DSP用的定时器硬件设计

本文介绍了 一种自主可控DSP用的定时器设计,该定时器属于DSP的慢速外设的一部分,通过APB总线和DSP内核相连,该定时器为64位定时器,也可分为2个32位定时器使用,主要有时钟模式和脉冲模式,时钟周期和脉冲宽度是可调的.     

LOGO!和STEP7定时器功能的比较与分析

LOGO!和STEP7的定时器都具有接通延时、断开延时、保持接通延时、边缘触发延时和脉冲输出功能,LOGO!还有通/断延时定时器、对称时钟脉冲、异步脉冲和随机发生器功能。LOGO!应用于小型的自动化作业,对现场设备和过程集中控制,其功能专一,种类齐全,易于操作。STEP7有五种定时器,功能强大,不仅具有延时功能,还能实现或监控时间顺序,可提供等待时间、监控时间、测量时间,完成基于时间的计数功能,产生一定宽度的脉冲,可检验定时器的信号状态并组合布尔逻辑操作结果,适用于复杂的自动化控制系统。     

用于钙离子光频标的高性能脉冲时序产生方法

在钙离子光频标实验研究中,为了保证钟跃迁谱线的测量精度和光频标的锁定精度,方便自动控制实验进程,研究了基于LabVIEW的数字波形法结合数据采集卡产生多通道脉冲信号的方法。该方法采用多路数字信号序列同步输出的方法,由板卡的板载硬件时钟源作为定时器,通过编程从计数器/定时器输出频率连续的矩形脉冲输入到采集卡作为控制各路数字波形输出的同步时钟,数字信号输出过程的数字通道样本输出率可达0.4MHz,脉冲宽度的精度可稳定达到2.5µs,上升延迟小于50ns,而且多路脉冲都以同一个计时起点开始,因此具有很好的分辨率、同步性和稳定性。     

基于STC89C51制作的具有记录天亮天黑时间功能的时钟

采用具有4K EEPROM的STC89C51作为微控制器,提出了提高定时器计时精度的简单方法,节省了时钟芯片的开销,采用定时器编写延时程序,使目标代码变得精简,通过软缓冲机制使传感器抗干扰性增强.     

一种基于FPGA水下激光成像系统的同步控制器

为了实现水下激光距离选通成像系统中激光脉冲与像增强型CCD之间的高精度同步控制,提高图像分辨率,提出了一种基于现场可编程门阵列水下激光成像系统的同步控制器。控制器利用现场可编程门阵列的高集成度和灵活性,用锁相环作为全局时钟,用进位链作延时单元,使门控脉冲的延时和门宽精度达亚纳秒级,解决了常规控制电路由于分离元件所带来的延时精度低,不稳定的问题。结果表明,这种同步控制器可解决门控成像系统的精确定时问题,能满足稳定、实时应用的要求。     

实时时钟自动校准电路及程序设计

文章介绍了一种利用电台的报时信号，对实时时钟进行自动校准的电路。采用限制脉冲宽度的方法，排出干扰信号。     

一种GDDR6 WCK2CK校准延迟调整方法

相对于低功耗系列的DRAM产品,GDDR6对数据带宽的要求更高,其数据传输速率达到了16Gbps,因此需要独立的高频数据时钟WCK(4 GHz或8 GHz)来传输读写数据,而命令和地址信息则采用相对低频的时钟CK(2 GHz)来传输。为了同步命令时钟和数据时钟之间的相位,GDDR6采用了WCK2CK校准的概念,通过内部分频器对WCK进行分频,之后再经过鉴相器和CK相位进行比较并将结果反馈给控制器来决定增加还是减少WCK的相位。由于WCK频率很高,其脉冲宽度很小,8 GHz时其脉冲宽度仅有62.5 ps,在WCK2CK校准调整WCK相位的过程中,其脉冲宽度有可能会进一步减小从而在传输的过程中可能被丢失,从而会造成校准失败。本文提出了一种WCK2CK校准时控制WCK的方案,通过在校准时调整WCK相位之前关闭特定周期的WCK,在相位调整结束后再打开WCK时钟,从而避免了脉冲丢失,并且保证了WCK分频后的相位和校准结果的正确性。     

一种无线网络时钟同步法的超声波室内定位系统设计

基于无线网络时钟同步法的超声波室内定位系统,提出了一种将超声波发射器和接收器件分离,并配置到2.4 GHz无线网络中,实现发射器和接收器之间的时钟同步和数据交换的定位方法.移动目标发送无线同步信号,延时后发出超声波,经硬质反射锥全向发射超声波信号.各信标单元收到无线同步信号后,延时启动定时器计时,当各信标单元收到超声波...     

基于片上系统的时钟复位设计

从方法优化和电路设计入手,提出了基于片上系统(SOC)的复位方法和时钟复位电路.设计了片外按键复位电路、片内上电电路、晶振控制电路、片内RC低频时钟电路、槽脉冲产生电路、分频延时电路、时钟切换电路及异步复位同步释放电路等电路模块.以上电路模块构成了片上系统的时钟复位电路,形成了特定的电路时钟复位系统.该时钟复位系统将片外按键复位与片内上电复位结合起来,形成多重复位设计,相比单纯按键复位更智能,相比单纯上电复位则更可靠.另外,该时钟复位系统还采用了片内RC振荡时钟电路等一系列电路,借助片内RC时钟实现对芯片的延时复位,进而在保证复位期间寄存器得到正确初始化的同时,还使得芯片能够始终处在稳定的晶振时钟下正常工作.相比传统的时钟复位电路,该时钟复位系统既便捷,又保证了系统初始化和系统工作的可靠性.     

铜蒸气激光注入锁定的数值模拟

利用铜蒸气激光动力学模型模拟了注入锁定过程，分析了注入脉冲强度、宽度和延时对激光输出的影响，获得两点重要结论，即注入光出现的最佳延时与增益开始时刻相一致，注入光最佳脉宽与净增益时间宽度相一致。     

基于纠缠信号的高精度时钟同步技术研究

时钟同步是导航定位系统的重要组成部分,其精度将直接影响系统的定位精度。本文提出了一种基于纠缠信号的时钟同步方案,通过调整光延迟单元,使 HOM 干涉仪达到平衡, 通过时钟 A 和 B 分别记录下纠缠光子达到的时间,分析这些时间序列的内在相关性,提取时钟 A 和 B 之间的时间差,以实现对时钟 A 和 B 的同步。该方法可以有效地抑制背景噪声的影响,同步精度高。     

基于Astro的时钟树综合

时钟树综合是芯片后端设计至关重要的一环,时钟偏差成为限制系统时钟频率的主要因素。本文以一款TSMC0．25μm工艺的RISC微处理器芯片为例．介绍了使用Synopsys公司的P8LR工具Astro进行时钟树综合和优化的方法,并与Silicon Ensemble在综合后的时钟偏差上作了对比,结果显示使用前者比后者时钟偏差减小百分之十四以上。     

基于BUFGMUX与DCM的FPGA时钟电路设计

与ASIC(专用集成电路)的时钟电路相比,基于FPGA(现场可编程门阵列)的时钟电路有其自身的特点。FPGA一般提供专用时钟资源搭建时钟电路,相应的综合工具也能够自动使用这些资源,但是针对门控时钟和时钟分频电路,如果直接使用综合工具自动处理的结果,会造成较大的时钟偏差。通过合理使用DCM(数字时钟管理单元)和BUFG-MUX(全局时钟选择缓冲器)等FPGA的特殊资源,手动搭建时钟电路,可以尽可能地减少时钟偏差对电路时序的影响。     

时钟抖动对中频线性调频采样及脉冲压缩影响的研究

时钟抖动是模数转换过程中影响信号信噪比的最主要因素之一。该文从时域连续信号角度出发,按照高斯随机过程模型,分析了时钟抖动对基带和中频线性调频信号信噪比的影响并给出了近似公式。结合量化噪声的影响,可定量计算影响信噪比各因素之间的关系。仿真结果表明适用于模数转换后所得离散数字信号信噪比计算。合成孔径雷达经过脉冲压缩得到图像,为了抑制旁瓣需要使用窗函数加权,分析了时钟抖动在加窗前后对脉冲压缩时峰值旁瓣比和积分旁瓣比的影响。最后讨论了一些减小时钟抖动的具体措施。     

An Inexpensive Modular Pulse Generating System

A multiple channel pulse generator is described, consisting of a clock module and several identical output modules. Clock frequency can be varied continuously from 0.003 Hz to 100 Hz. Output pulses have continuously variable duration, can be positioned anywhere within the timing cycle, and their amplitude is variable from +5 to -5 V.     

Pulse Suppression Technique for Mitigating Digital Clock Noise

A practical digital clock noise mitigation technique based on pulse removal is presented. Clock frequency is increased to generate an excess pulse, which is removed in order to match the number of pulses in an average time frame. The location of the excess pulse is selected as the same time point or randomly selected in every time frame. Mathematical analyses are presented for both methods. The circuit is implemented using a state machine on a FPGA. Measurement results indicate more than 40 dB improvement on the digital noise level within a band of interest.     

A high-speed sample-and-hold circuit based on CMOS transmission lines

We introduce the design of a high-speed sample-and-hold circuit (SHC) based on spatial sampling with CMOS transmission lines (TLs). Signal propagation analysis shows that periodically loaded CMOS TLs exhibit filter properties, which cause attenuation and deformation of signal pulses. Nevertheless, the dispersion effects on clock pulse propagation are minimal since clock lines are short, much shorter than the meandered input-signal line. Design considerations on clock pulse generator, sampling switches, and charge amplifiers are presented. Compared with other CMOS approaches, the proposed SHC generates clock pulses on chip and avoids clock jitter difficulties. The SHC is implemented in a 0.13 μm digital CMOS process with standard on-chip coplanar waveguides (CPW) as signal and clock pulse propagation TLs, silicon N-type field effect transistors (NFET) as sampling switches, and high-frequency charge amplifiers for charge amplification. Clock pulse signals of ~50 ps width with ~17 ps fall edge are generated on-chip. Simulation analysis with Cadence Spectre shows that a sampling rate of 20 Giga-sample/s with a 25 dB spurious free dynamic range (SFDR) can be achieved. With shorter clock pulses, both sampling rate and SFDR can be improved in future design.     

ASIC设计中时钟偏移分析

目前的ASIC设计中,时钟偏移对同步数字电路的影响越来越大,它也越来越受到高速电路设计者的关注,因此如何解决它给电路带来的不利影响成了设计中的重要挑战、文章分析了时钟偏移的产生机理,然后提出了怎样使用CTS在时钟树中插入不同驱动能力的缓冲器,以平衡时钟网络,最后还分析了如何利用有用的时钟偏移来改善电路的时序。