体硅衬底上的CMOS FinFET

介绍了一种制作在普通体硅上的CMOS FinFET.除了拥有和原来SOI上FinFET类似的FinFET结构,器件本身在硅衬底中还存在一个凹槽平面MOSFET,同时该器件结构与传统的CMOS工艺完全相容,并应用了自对准硅化物工艺.实验中制作了多种应用该结构的CMOS单管以及CMOS反相器、环振电路,并包括常规的多晶硅和W/TiN金属两种栅电极.分析了实际栅长为110nm的硅基CMOS FinFET的驱动电流和亚阈值特性.反相器能正常工作并且在Vd=3V下201级CMOS环振的最小延迟为146ps/门.研究结果表明在未来VLSI制作中应用该结构的可行性.     

体硅CMOS FinFET结构与特性研究

建立在SOI衬底上的 FinFET结构被认为是最具全面优势的非常规MOS器件结构.本文通过合理的设计将FinFET结构迁移到普通体硅衬底上,利用平面凹槽器件的特性解决了非绝缘衬底对器件短沟道效应的影响,同时获得了一些标准集成电路工艺上的改进空间.运用标准CMOS工艺实际制作的体硅CMOS FinFET器件获得了较好的性能结果并成功地集成到CMOS反相器和环形振荡器中.结构分析与实验结果证明了体硅CMOS FinFET在未来电路中的应用前景.     

亚20nm节点后栅工艺体硅FinFET器件参数优化研究

文章研究了亚 20nm 节点后栅工艺体硅 FinFET PMOS 器件制作过程中一系列工艺参数对器件微缩的影响。实验结果表明细且陡的梯形Fin结构有更好的性能。文章针对穿通阻挡层（PTSL） 和轻掺杂源漏扩散区 （SDE）的注入条件也进行了仔细地优化。SDE之后没有热退火过程的器件由于在源漏退火之后有更好的晶格再生因而拥有更大的驱动电流。带边功函数器件能够改善短沟道效应,而带中功函数具有更大的驱动电流。器件在微缩过程中针对金属栅的有效功函数需要折衷选择。     

FinFET器件总剂量效应研究进展

全面综述鳍式场效应晶体管(FinFET)的总剂量效应,包括辐照期间外加偏置、器件的工艺参数、提高器件驱动能力的特殊工艺、源/漏掺杂类型以及不同栅介质材料和新沟道材料与FinFET总剂量效应的关系。对于小尺寸器件,绝缘体上硅(SOI)FinFET比体硅FinFET具有更强的抗总剂量能力,更适合于高性能抗辐照的集成电路设计。此外,一些新的栅介质材料和一些新的沟道材料的引入,如HfO₂和Ge,可以进一步提高FinFET器件的抗总剂量能力。     

SOI CMOS器件研究

利用0．35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术（SOI）互补金属氧化物半导体（FD SOI CMOS）器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源／漏（LDD）结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应（SCE）和漏感应势垒降低效应（DIBL）;突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。     

SOI CMOS器件研究

利用0.35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术(SOI)互补金属氧化物半导体(FD SOI CMOS)器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源/漏(LDD)结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应(SCE)和漏感应势垒降低效应(DIBL);突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。     

薄膜全耗尽SOI CMOS器件和电路

对全耗尽SOI(FD SOI)CMOS器件和电路进行了研究,硅膜厚度为70nm.器件采用双多晶硅栅结构,即NMOS器件采用P+多晶硅栅,PMOS器件采用N+多晶硅栅,在轻沟道掺杂条件下,得到器件的阈值电压接近0.7V.为了减小源漏电阻以及防止在沟道边缘出现空洞(Voids),采用了注Ge硅化物工艺,源漏方块电阻约为5.2Ω/□.经过工艺流片,获得了性能良好的器件和电路.其中当工作电压为5V时,0.8μm 101级环振单级延迟为45ps.     

薄膜全耗尽SOICMOS器件和电路

对全耗尽 SOI(FD SOI) CMOS器件和电路进行了研究 ,硅膜厚度为 70 nm.器件采用双多晶硅栅结构 ,即NMOS器件采用 P+多晶硅栅 ,PMOS器件采用 N+多晶硅栅 ,在轻沟道掺杂条件下 ,得到器件的阈值电压接近0 .7V.为了减小源漏电阻以及防止在沟道边缘出现空洞 (V oids) ,采用了注 Ge硅化物工艺 ,源漏方块电阻约为5 .2Ω /□ .经过工艺流片 ,获得了性能良好的器件和电路 .其中当工作电压为 5 V时 ,0 .8μm 10 1级环振单级延迟为 45 ps     

SOI和体硅MOSFET大信号非准静态效应比较研究

研究了全耗尽SOI、部分耗尽SOI和体硅NMOS器件中源、漏、栅和衬底电流的非准静态现象。研究表明,在相同的结构参数下,体硅器件的非准静态效应最强,PDSOI次之,FDSOI最弱。指出了沟道源、漏端反型时间和反型程度的不同是造成非准静态效应的内在原因。最后提出临界升压时间的概念,以此对非准静态效应进行定量表征,深入研究器件结构参数对非准静态效应的影响规律。结果显示,通过缩短沟道长度、降低沟道掺杂浓度、减小硅膜厚度和栅氧厚度、提高埋氧层厚度等手段,可以弱化SOI射频MOS器件中的非准静态效应。     

一种新型的基于SOI MOSFET 衬底模型提取方法

衬底寄生网络建模和参数提取,对RF SOI MOSFET器件输出特性的模拟有着非常重要的影响。考虑BOX层引入的体区和Si衬底隔离,将源、体和衬底短接接地,测试栅、漏二端口S参数的传统测试结构,无法准确区分衬底网络影响。文章提出一种改进的测试结构,通过把SOI MOSFET的漏和源短接为信号输出端、栅为信号输入端,测试栅、漏/源短接二端口S参数的方法,把衬底寄生在二端口S参数中直接体现出来,并开发出一种解析提取衬底网络模型参数的方法,支持SOI MOSFET衬底网络模型的精确建立。采用该方法对一组不同栅指数目的SOI MOSFET进行建模,测量和模型仿真所得S参数在20GHz频段范围内得到很好吻合。