测试复杂的多总线SoC器件

使用多个复杂的总线已经成为系统级芯片(SoC)器件的标准,这种总线结构的使用使测试工程师面临处理多个时钟域问题的挑战。早期器件的测试中，工程师可以依赖某些自动化测试设备(ATE)的双时域能力测试相对简单的总线结构。     

面向USB智能卡读取器的24MIPS 8位SoC器件

Teridian Semiconduetor宣布推出一款新型高级集成电路73S1215F，该器件可使智能卡读取器制造商构建通过USB连接的低成本PINpad。73S1215F代表Teridian公司73S12XX产品系列的推出，是面向智能卡读取器的下一代片上系统级芯片（SoC）。     

基于平台的SoC技术

本文介绍了基于平台的SoC技术，对其关键技术进行了介绍，比较了基于平台的SoC技术与传统IC技术的异同。     

SoC测试的发展趋势及挑战--安捷伦科技93000 SoC测试系统的解决方案

1前言随着半导体科技的进步,我们已经可以把越来越多的电路设计在同一个芯片中,这里面可能包含有中央处理器(CPU)、嵌入式内存(Embeddedmemory)、数字信号处理器(DSP)、数字功能模块(Digitalfunction)、模拟功能模块(Analogfunction)、模拟数字转换器(ADC,DAC)以及各种外围配置(USB,MPEG,…)等等,这就是我们所说的SoC(系统单芯片)技术。目前,很多具有中央处理器功能的消费性电子产品,如视频转换器(Set-topbox)、移动电话(mobilephones)和个人数字助理(PDA)等等,都可称之为SoC芯片。这类产品不仅在市场上占有重要地位,且其销售量…     

基于嵌入式技术的SoC是微电子科学发展的重要方向

21世纪,微电子科学与技术将是集成系统芯片(SoC)的时代,集成电路(IC)将发展为集成系统芯片.IC芯片是通过印刷电路板(PCB)等技术实现整机系统的.尽管IC的速度很高、功耗很小,但由于PCB板中IC芯片之间的连线延时、噪声、PCB板可靠性以及重量等因素的限制,整机系统性能受到很大的限制.     

SoC技术现状及其挑战

当前,在微电子及其应用领域正在发生一场前所未有的变革,这场变革是由片上系统（SoC）技术研究应用和发展引起的。从技术层面看,SoC技术是超大规模集成电路发展的必然趋势和主流,它以超深亚微米VDSM（Very Deep Submicron）工艺和知识产权IP核复用技术为支撑。     

SoC芯片测试设备现状

随着SoC应用的日益普及,对SoC测试技术提出了越来越高的要求,掌握新的测试理念、新的测试流程、方法和技术,是应对SoC应用对测试技术提出的挑战,适应测试发展趋势的必然要求。介绍了应对SoC测试技术挑战的基本方法和设备结构及几家设备公司SoC芯片测试设备概况。     

先进的测试平台简化多总线器件测试

多总线作为不使用片上高速缓存的情况下在最大化系统生产能力、成本效率较高的机制下已经有很长的应用时间.测试早期的器件,工程师可以使用某些能够提供双时域能力的自动化测试设备(ATE)应对相对简单的总线结构.     

应对SoC挑战--针对不同领域优化的FPGA

片上系统(System-on-a-chip,SoC)设计正变得更为复杂、昂贵.ASIC价格的猛涨--130nm CMOS技术至少要$10M--而且新工艺技术本身具有的不断上升的风险,上述原因为新一代FPGA杀入ASIC以往在SoC设计中所占领的地盘打开了大门.     

系统芯片的测试技术

简述了片上系统的基本概念,分析了目前片上系统测试技术所面临的问题。对即将成为主流测试方法的内建自测试技术(BIST)进行了详尽地论述,并提出了两种新的BIST综合测试技术。     

SoC时代DSP设计的挑战

传统的系统芯片(SoC)是由处理器、存储单元、通信以及I/O控制单元等构成的.当需要处理大量数据时,常需要外加特殊元件,例如DSP、FPGA、CPLD,这种架构占用空间并增加成本,也使产品的开发时间增加.现在一种内含有数字信号处理(DSP)、精简指令集(RISC)处理器和可编程逻辑的SoC架构,能够为影像、图像、语音和数据处理、通信以及I/O控制等各种嵌入式应用提供强大的功能.     

基于片上网络的系统芯片测试研究

文章介绍了基于片上网络对系统芯片进行测试的原理和实例，这是一种新的设计方法。首先讨论了未来系统芯片存在的各方面测试挑战，并提出了基于片上网络结构的解决方案。其次，在OSI网络堆栈参考模型的基础上．提出了面向测试的片上网络协议堆栈以及对应的测试服务。最后，介绍了基于片上网络的模块化测试方法。     

基于聚类的异步时钟SoC测试

为进一步减少片上系统(System-on-Chip,SoC)测试耗时、降低测试成本,本文结合异步时钟测试机制,提出一种基于聚类的测试调度方法.该方法利用了SoC各测试的特征以及异步时钟测试的特点,对测试数据进行预处理.在ITC'02基准SoC集上,将本文方法与未采用异步时钟机制以及基于混合整型线性规划模型求解的方法进行对比.结果表明,本文的方法分别能平均减少测试耗时20.39％和5.53％,提升了调度算法的优化效率.并且在功耗约束较强时,最终调度结果与耗时下界仅相差0.9％.     

基于扫描的SoC全速测试及应用

介绍了在系统级芯片(SoC)测试中所用到的基于扫描结构的全速测试。首先介绍了转换故障模型和路径延迟故障模型,以及测试时采用的具体的两种测试方法,然后总结了一些测试时要注意的事项。最后结合上述理论,对一款基于ARM的自主研发SoC芯片进行了实验,并用时序测试矢量对stuck-at故障进行模拟,减少了测试矢量的个数,节约了测试成本,得到了预期的结果。     

Low-Area Wrapper Cell Design for Hierarchical SoC Testing

System-on-chip (SoC) integrated circuits are designed and fabricated with multiple levels of hierarchy. However, most previous works on wrapper design, test access mechanism optimization and test scheduling did not take care of the hierarchy properly, thus the corresponding test schedules were often invalid for SoCs with hierarchical cores. We propose a low-area wrapper cell design which can treat SoCs with hierarchy properly and allows simultaneous testing of parent and child cores. The proposed cell uses 13%∼23% less area than a recently proposed cell design in equivalent gate count. As a result we achieve up to 21% area reduction for hierarchical ITC ’02 SoCs compared to the most recently proposed designs.     

基于TSV绑定的三维芯片测试优化策略

本文提出一种三维片上系统(3D SoC)的测试策略,针对硅通孔(TSV,Through Silicon Vias)互连技术的3D SoC绑定中和绑定后的测试进行优化,由于测试时间和用于测试的TSV数目都会对最终的测试成本产生很大的影响,本文的优化策略在有效降低测试时间的同时,还可以控制测试用的TSV数目,从而降低了测试成本.实验结果表明,本文的测试优化策略与同类仅考虑降低测试时间的策略相比,可以进一步降低约20%的测试成本.     

敏捷方法对测试的挑战

在软件行业,敏捷开发已成为众多高效开发团队的选择。从应对变更的数量和速度、在非常短的迭代期间保持有效、接收的代码经过不一致且经常是不充分的单元测试、管理更高的回归风险等方面为您揭示了敏捷方法为测试带来的挑战,并提出了相应的解决方案。