复数乘法累加器的正向设计

复数乘法累加／累减器件（CMAC）是为满足新一代高性能高速信号处理系统的需要而进行研制开发的专用集成电路。本文从CMAC的系统仿真、高层次综合、整体结构的划分及内部单元的性能优化设计进行详细的描述。并进一步针对CMAC进行了门级仿真和版图优化的讨论和分析。     

通用高速复数乘法累加器(GA3806)的设计

本文讨论了通用高速复数乘法累加器(GA3806)的功能、特点以及器件设计的基本过程,最后给出了器件的典型应用。     

通用高速复数乘法累加器（GA3806）的设计

本文讨论了通用高速复数乘法累加器（ＧＡ３８０６）的功能、特点以及器件设计的基本过程，最后给出了器件的典型应用。     

高速通用DSP的并行技术

近年来，通用DSP的发展速度已超过了专用DSP，而且有些DSP的浮点运算能力是专用DSP无法比拟的。文章主要介绍了ADSP-TS101S的性能和特点，并分析了以其作为处理单元构成并行处理系统的优缺点。     

基于指令并行的软件流水线研究

文章在分析数字信号处理器指令并行操作的基础上，研究了软件流水线，探讨了软件流水线的产生条件并分析了其性能，并结合TD-SCDMA移动通信用户设备(UE)研究项目，分析了软件流水线的设计与应用。     

基于动态可重构技术的阵列型处理器设计

在现有可重构处理器设计的基础上,提出了一种改进的阵列型动态可重构处理器-IRAP.在IRAP中,将处理单元组成的阵列按象限划分为4个区域,每个区域包含个可配置的处理单元,运算时不同区域可以根据需要进行不同的配置,增加了配置的灵活性,提高了系统的执行效率;同时增加了系统数据的传输带宽,并根据数字信号处理中常用的蝶形算法对阵列互联进行了优化.仿真结果显示,在FFT等典型数字信号处理应用中,IRAP具有比改进原型更优的性能.     

基于ADSP21160的多处理器并行系统

首先介绍ADSP21160的功能及其特征，详细给出基于ADSP21160的多处理器并行系统的设计流程及外围电路。最后介绍该并行系统的应用。     

一种基于亚字并行的可重构阵列设计

设计了一种面向多媒体处理的8×8可重构处理阵列,并在该阵列基础上,对其粒度进行改进,提出了一种基于亚字并行的改进型可重构阵列设计思路.该设计根据图像处理中的算法的位宽特点,实现了一种数据的高位和低位可以同时运算的可重构阵列单元,有效提高数据的并行度,使得阵列的处理速度得到了显著的提高.在典型的图像处理中,这种改进型可重构阵列的处理能力较原来增加了一倍.     

带有饱和处理功能的并行乘加单元设计

本文介绍了一种48bit+24bit×24bit带饱和处理的MAC单元设计。在乘法器的设计中,采用改进 的booth算法来减少部分积的数目,用由压缩单元组成的Wallace tree将产生的部分积相加,并将 被加数作为乘法器的一个部分积参与到Wallace tree阵列中来完成乘加运算,同时增加了饱和检测 和饱和值运算逻辑来实现饱和处理。     

可重构技术与未来网络体系架构

随着网络规模的不断扩大及新业务的不断部署,IP网络僵化的体系架构所带来的弊端日益明显.可重构网络技术以其灵活性、可扩展性、对新业务的适应性、绿色节能等优势日渐得到广泛关注.首先详细分析了可重构技术的发展现状,然后讨论了可重构网络技术体系及其对业务发展的适应性,并对可重构网络的绿色节能特性进行了分析.     

基于认知的重配置无线网络技术

端到端重配置技术旨在解决异构无线网络融合和无线资源的最优化利用,随着重配置技术研究的发展和认知理论研究的不断深入,使得未来具有认知能力的重配置无线网络的实现成为可能。目前,对端到端重配置技术的研究包括重配置无线网络体系结构及实现向重配置无线网络的演进过程中的关键技术。     

一种改进信道化结构的宽带信号重构方法

数字信道化技术广泛用于宽带信号处理领域,传统的信道化结构由于信道数和抽取(内插)数相等,相邻信道存在混叠问题,对于跨信道信号接收、重构存在很大程度失真。提出一种改进的信道化结构,推导了相应的多相滤波高效算法,最后通过Matlab仿真验证该算法具有很好的改进效果。     

Logical Topology Reconfiguration in Full-Mesh WDM Networks (AWG-STAR) Based on Wavelength Routing Technology

Logical Topology Reconfiguration in Full-Mesh WDM Networks (AWG-STAR) Based on Wavelength Routing Technology This paper presents a novel architecture for a logical topology reconfiguration in a wavelength-division multiplexing (WDM) arrayed-waveguide grating (AWG)-STAR network with a star-shaped physical topology and full-mesh path connections for up to$64times64$routes. The network system consists of a data plane in the 1.5-$mu$m wavelength region and an in-fiber control plane in the 1.3-mm wavelength region. On the data plane, each node containing tunable lasers and filters is connected to a$64times64$router. On the control one, a topology-management system with centralized management architecture was constructed. The topology-management system calculates and assigns suitable wavelength paths for each node to be (re)configured for building a new logical topology. This novel feature of the optical-network system enables multitopology (ring, star, mesh, point-to-point, and mixed multiple topologies) (re)configuration, and also node switching from any, to any, topology. The typical topology (re)configuration time of 150 ms was also demonstrated in a constructed testbed system.     

基站(房)并联蓄电池组时分隔离技术研究

文中就蓄电池并联使用中存在的问题进行了研究,指出蓄电池并联使用时落后电池可能会对蓄电池整体造成危害,提出了并联蓄电池组时分隔离思路以及时分隔离技术。     

基于稀疏编码的视频序列超分辨率重构

把学习型算法用于稀疏编码的重建算法中来实现视频序列图像的超分辨率重构。该算法无需显式求取运动向量,能够克服传统方法对精确运动估计的要求,通过稀疏编码便能够自动利用邻近帧中最相关的那些样本块进行重构;另外,算法通过设置最大运动窗口,利用帧间运动的连续性特点,在相邻帧已经重建的基础上,提取其运动窗口内的高、低分辨率图像块来构建样本库,从而实现减小所需样本库的尺寸的目的。     

可重构柔性网络体系研究

下一代网络应该是一个可以满足用户个性化需求的网络,可重构技术在满足系统对环境和应用对象变化的适应性要求方面有着很好的表现,因此将可重构技术引入网络体系设计,提出了可重构柔性网络的概念,给出了可重构柔性网络参考模型,并进行形式化描述。最后,介绍了可重构柔性网络的应用前景及优势。     

一种高速DSP中延迟优化的乘累加单元的设计与实现

乘累加单元是任何数字信号处理器(DSP)数据通路中的一个关键部分.多年来,硬件工程师们一直倾注于其优化与改进.本文描述了一种速度优化的乘累加单元的设计与实现.本文的乘累加单元是为一种高速VLIW结构的DSP核设计,能够进行16×16 40的无符号和带符号的二进制补码操作.在关键路径延迟上,本文的乘累加单元比其他任何使用相同或不同算数技术实现的乘累加单元都更优.本文的乘累加单元已成功使用于synopsys的工具,并与synopsys的Design Ware库中相同位宽的乘累加单元比较.比较结果表明,本文的乘累加单元比Design Ware库中的任何其他实现都要快,适合于在需要高吞吐率的DSP核中使用.注意:比较是在Design compiler中使用相同属性和开关下进行的.     

高速MAC单元的设计

本文介绍一个高性能的17位乘17位加40位的乘加单元(MAC)的设计，通过将被加数作为乘法器的一个部分积参与到部分积加法阵列中来完成整个乘加运算，大幅度地提高了MAC单元的性能，在乘法器的设计中采用了改进的Booth编码技术，并且通过添加特定的部分积来避免部分积的符号位扩展和部分积产生单元中的加法操作，缩短了乘法器中关键路径的长度，最后利用HDL对设计进行描述，结合ASIC工艺库进行了综合以及资源和时延分析。