漂移区纵向线性掺杂的SOI高压器件研究

随着SOI层厚度的变化,当SOI层的厚度为2μm时,SOI LDMOS器件具有一个最佳的击穿电压.如果漂移区纵向的杂质浓度为线性分布,那么它的纵向电场就会为一个常数,击穿电压会达到最大值,而这种杂质浓度线性分布的漂移区可以通过热扩散得到.采用这种方法制得的SOI LDMOS的纵向击穿电压提高了43%,导通电阻降低了24%,这是因为它的表面浓度更高.     

均匀、阶梯和线性掺杂漂移区SOI RESURF器件的统一击穿模型

提出了一个均匀、阶梯和线性掺杂漂移区SOI高压器件的统一击穿模型.基于分区求解二维Poisson方程,得到了不同漂移区杂质分布的横向电场和击穿电压的统一解析表达式.借此模型并对阶梯数从0到无穷时器件结构参数对临界电场和击穿电压的影响进行了深入研究.从理论上揭示了在厚膜SOI器件中用阶梯掺杂取代线性漂移区,不但可以保持较高的耐压,而且降低了设计和工艺难度.解析结果、MEDICI仿真结果和实验结果符合良好.     

阶梯掺杂漂移区SOI高压器件浓度分布优化模型

基于分区求解二维泊松方程,提出了阶梯掺杂漂移区SOI高压器件的浓度分布优化模型.借助此模型,对阶梯数从0到无穷时SOI RESURF结构的临界电场和击穿电压进行了研究.结果表明,对于所研究的结构,一阶或二阶掺杂可以在不提高工艺难度的情况下获得足够高的击穿电压,因而可以作为线性漂移区的理想近似.解析结果、MEDICI仿真结果和实验结果非常吻合,证明了模型的正确性.     

非均匀厚度漂移区SOI高压器件及其优化设计

提出非均匀厚度漂移区SOl高压器件新结构及其优化设计方法.非均匀厚度漂移区调制SOI层的电场并增强埋层电场,从而 提高器件击穿电压.考虑到这种调制效应.提出解析模型用以优化设计该新器件的结构参数.借助解析模型,研究了电场分布和器件击穿电压与结构参数的关系.数值仿真'证实了解析模型的正确性.具有3阶梯的非均匀厚度漂移区SOl器件耐压为常规结构SOl器件的2倍,且保持较低的导通电阻.     

非均匀厚度漂移区SOI高压器件及其优化设计

提出非均匀厚度漂移区SOI高压器件新结构及其优化设计方法. 非均匀厚度漂移区调制SOI层的电场并增强埋层电场,从而提高器件击穿电压. 考虑到这种调制效应,提出解析模型用以优化设计该新器件的结构参数. 借助解析模型,研究了电场分布和器件击穿电压与结构参数的关系. 数值仿真证实了解析模型的正确性. 具有3阶梯的非均匀厚度漂移区SOI器件耐压为常规结构SOI器件的2倍,且保持较低的导通电阻.     

超薄层SOI高压LVD LDMOS耐压模型及特性研究

针对超薄层高压SOI线性变掺杂(Linear Varied Doping,LVD)LDMOS器件,进行了耐压模型和特性的研究。通过解泊松方程,得到超薄高压SOI LVD LDMOS的RESURF判据,有助于器件耐压和比导通电阻的设计与优化。通过对漂移区长度、厚度和剂量,以及n型缓冲层仿真优化,使器件耐压与比导通电阻的矛盾关系得到良好的改善。实验表明,超薄层高压SOI LVD LDMOS的耐压达到644 V,比导通电阻为24.1 Ω·mm²,击穿时埋氧层电场超过200 V/cm。     

阶梯变掺杂漂移区高压SOI RESURF结构耐压机理研究

研究了阶梯变掺杂漂移区高压SOI RESURF(Reduce SURface Field)结构的器件几何形状和物理参数对器件耐压的影响;发现并解释了该结构纵向击穿时,耐压与浓度关系中特有的“多RESURF平台”现象。研究表明,阶梯变掺杂漂移区结构能明显改善表面电场分布,提高耐压,降低导通电阻,增大工艺容差;利用少数分区,能得到接近线性变掺杂的耐压,降低了工艺难度。     

薄膜SOI器件研究与展望

本文详细地分析了薄膜SOI器件一系列有益的特性,如:较大的亚阈值陡度,扭曲(kink)效应的消除以及短沟道效应的削弱等。最后指出,薄膜SOI器件技术是今后设计制造新型亚微米器件及电路的一种有效的方法。     

SOI高压器件及高压集成技术

SOI技术被誉为21世纪的硅集成技术。文章综述了SOI材料的特点与制备、高压功率器件的最新发展劝态，以及相关的高压功率驱劝集成技术的发展现状；介绍了作者在功率，特别是高压SOI器件和集成电路方面的工作，以作引玉之砖。     

漂移区覆盖高k薄膜的高压LDMOS器件优化设计

为了获得高耐压、低导通电阻的横向双扩散MOSFET(LDMOS)器件,综合利用高介电常数(高k)薄膜技术和场板技术,设计出一种漂移区表面采用"高k薄膜+氧化层+场板"结构的功率器件,有效降低了PN结弯角高电场和场板边缘峰值电场。使用器件仿真工具MEDICI进行验证,并分析高k薄膜厚度、氧化层厚度、高k薄膜相对介电常数以及栅场板长度对器件性能的影响,最终实现了耐压达到820V、比导通电阻降至13.24Ω.mm2且性能稳定的LDMOS器件。     

A High Breakdown Voltage Thin SOI Device with a Vertically Linearly Graded Concentration Drift Region

随着SOI层厚度的变化,当SOI层的厚度为2μm时,SOI LDMOS器件具有一个最佳的击穿电压.如果漂移区纵向的杂质浓度为线性分布,那么它的纵向电场就会为一个常数,击穿电压会达到最大值,而这种杂质浓度线性分布的漂移区可以通过热扩散得到.采用这种方法制得的SOI LDMOS的纵向击穿电压提高了43%,导通电阻降低了24%,这是因为它的表面浓度更高.     

薄膜SOI上大于600 V LDMOS器件的研制

针对600 V以上SOI高压器件的研制需要,分析了SOI高压器件在纵向和横向上的耐压原理。通过比较提出薄膜SOI上实现高击穿电压方案,并通过仿真预言其可行性。在埋氧层为3μm,顶层硅为1.5μm的注氧键合(Simbond)SOI衬底上开发了与CMOS工艺兼容的制备流程。为实现均一的横向电场,设计了具有线性渐变掺杂60μm漂移区的LDMOS结构。为提高纵向耐压,利用场氧技术对硅膜进行了进一步减薄。流片实验的测试结果表明,器件关态击穿电压可达600 V以上(实测832 V),开态特性正常,阈值电压提取为1.9 V,计算开态电阻为50Ω.mm2。     

变漂移区厚度SOI横向高压器件的优化设计

提出了一种耐压技术——横向变厚度VLT技术,以及基于此技术的一种高压器件结构——变厚度漂移区SOI横向高压器件,借助二维器件仿真器MEDICI,深入研究了该结构的耐压机理。结果表明,变厚度漂移区结构不但可以使横向击穿电压提高20%,纵向击穿电压提高10%,而且可以使漂移区掺杂浓度提高150%～200%,从而降低漂移区电阻,使器件优值提高40%以上。进一步研究表明,对于所研究的结构,采用一阶或二阶阶梯作为线性漂移区的近似,可以降低制造成本,并且不会导致器件性能的下降。     

用于200V电平位移电路的薄层SOI高压LDMOS

文章基于1.5μm厚顶层硅SOI材料,设计了用于200 V电平位移电路的高压LDMOS,包括薄栅氧nLDMOS和厚栅氧pLDMOS。薄栅氧nLDMOS和厚栅氧pLDMOS都采用多阶场板以提高器件耐压,厚栅氧pLDMOS采用场注技术形成源端补充注入,避免了器件发生背栅穿通。文中分析了漂移区长度、注入剂量和场板对器件耐压的影响。实验表明,薄栅氧nLDMOS和厚栅氧pLDMOS耐压分别达到344 V和340 V。采用文中设计的高压器件,成功研制出200 V高压电平位移电路。     

薄型双漂移区高压器件新结构的耐压分析

提出与CMOS工艺兼容的薄型双漂移区(TD)高压器件新结构.通过表面注入掺杂浓度较高的N-薄层,形成不同电阻率的双漂移区结构,改变漂移区电流线分布,降低导通电阻;沟道区下方采用P离子注入埋层来减小沟道区等位线曲率,在表面引入新的电场峰,改善横向表面电场分布,提高器件击穿电压.结果表明:TD LDMOS较常规结构击穿电压提高16%,导通电阻下降31%.