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刘德明 《计算机工程与应用》1996,32(2):56-57
鉴于电力系统数据采集中直接交流采样法越来越普及,本文提出了一种基于数字倍频技术的硬件频率跟踪方法,在周波多点采样时,考虑电网频率变化,并使采样频率实时跟踪电网频率,另外,倍频方波信号也可作为多智能A/D板系统的板间同步信号,达到同步采集的目的。同时,也介绍了一种基于数字锁相倍频技术的电网频率的测量方法。 相似文献
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在无功补偿控制系统中,采用了新型全数字锁相环技术,其在传统全数字锁相环的基础上加入了自适应模值控制模块;该系统在采样中采用该新技术进行倍频锁相,对采样电压设计了同步6倍频,提供6相触发脉冲,同时设计了同步128倍频,以保证ad在每周期采样128点;给出了该装置的硬件实现方法,同时给出了软件设计的程序流程;仿真与试验结果表明新型全数字锁相环技术可以大大提高锁相速度和精度,进一步提高无功补偿系统的功率因数。 相似文献
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讨论了压电超声换能器的电学模型,从超声电源锁相控制的原理出发,建立了超声电源锁相控制系统的数学模型并进行了稳定性分析,得到了软件锁相环(Soft-ware Phase-Locked Loop,简称SPLL)算法的稳定条件。给出了基于高速混合信号处理器MSP430F2012实现SPLL算法的方法.实验结果验证了该SPLL的正确性和精确性。 相似文献
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CD4046集成锁相环在感应加热电源中的应用 总被引:8,自引:0,他引:8
提出一种由CD4046集成锁相环设计的应用于感应加热电源的无相差频率跟踪控制系统,并就控制系统的相位补偿、电源的起动等问题进行了分析讨论。 相似文献
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在比较电力系统频率跟踪技术中软硬件同步优缺点的基础上,提出了一种基于FPGA的全数字锁相环(ADPLL)电路实现电力系统频率跟踪的技术;将FPGA技术运用于同步跟踪技术中,解决了软硬同步方法中的各个不足之处;全数字锁相环电路采用VHDL语言和FPGA设计,仿真波形和实验结果表明,该电路能够很好地跟踪电网频率的实时变化,相位误差仅为0.1%,频率测量误差仅为0.06%,实现了同频率同相位的锁定;速度快、精度高;对电网的谐波计算有较大的实际意义. 相似文献
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数字频率合成器锁相环的应用 总被引:1,自引:0,他引:1
介绍一种用集成数字频率合成器实现频率合成、锁相稳频和锁相调频的锁相环电路,给出设计和实际应用.该锁相环电路稳定、可靠,调试简便,输出频率可达1000MH_Z,频率稳定度优于10~(-5).实现锁相调频时,调频信号DG_(pp)<2%,DP_(pp)<1.2°. 相似文献
9.
压缩技术在数据采集系统中的应用 总被引:1,自引:0,他引:1
介绍了一种通用编码的数据压缩技术-LZW算法,并以此算法为核心,对采集的数据预先作有条件的有损压缩和自适应编码变换,在压缩数据的同时,使数据和LZW算法要求的数字输入格式相匹配,使之能更好地发挥作用,经实际验证,数据经有压缩,自适应编码和LZW压缩之后,达到较高的压缩率,该方法具有通用性好,易于实现的特点。 相似文献
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文章分析了小数分频频率合成器中存在的相位杂散的问题,介绍了采用∑-A调制技术的小数频率合成器。详细介绍了∑-△调制频率合成器的原理和实现方法。这解决了频率分辨率和转换时间之间的矛盾,同时大大提高了噪声性能。 相似文献
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在直接力矩控制系统中,为检测到尽可能低的转速,本文采用T/M测速方法,并利用锁相环和GAL器件编程技术设计了倍频电路,从而拓宽了测速范围,保证了测速精度,为改善系统的低速性能奠定了良好的基础。 相似文献
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该设计采用FPGA(FieldProgrammableGateArray)控制ADC0809进行数据采集,并对ADC0809采集到的数据进行缓存,这可加快数据处理的速度并防止数据丢失,使数据采集更加准确。系统中向上位机传送数据由单片机控制,并将其采集到的数据传送给LCD显示。使用FPGA扩展引脚可实现多路数据采集,可解... 相似文献
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文章分析了小数分频频率合成器中存在的相位杂散的问题,介绍了采用∑—△调制技术的小数频率合成器。详细介绍了∑—△调制频率合成器的原理和实现方法。这解决了频率分辨率和转换时间之间的矛盾,同时大大提高了噪声性能。 相似文献
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锁相环电路在检测技术中的应用 总被引:1,自引:0,他引:1
利用锁相环芯片CD4046,计数器CD40103和微控制芯片C8051F330D组成锁相电路,取代传统机械方法,产生动平衡测试中的基准信号。文章对整个电路的组成做了详细的描述,并通过试验验证了设计的可行性。 相似文献
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文章分析了小数分频频率合成器中存在的相位杂散的问题,介绍了采用∑-Δ调制技术的小数频率合成器.详细介绍了∑-Δ调制频率合成器的原理和实现方法.这解决了频率分辨率和转换时间之间的矛盾,同时大大提高了噪声性能. 相似文献
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介绍了一种系统时钟信号同步设计。为了提高系统时钟同步技术以及系统的可靠性,以现场可编程阵列(FPGA)代替传统的处理器为控制核心,采用锁相环(PLL)和Verilog硬件描述语言进行设计,达到复位实现时钟同步目的。实践证明,该设计运行稳定,可靠性强,适合在高速工作时钟下工作。 相似文献