H.264高清解码器帧率控制显示系统的SOC实现

H.264视频压缩技术是压缩比很高的技术,且在同等压缩比下有较高的质量,H.264解码器的应用也越来越广泛,而显示控制系统在H.264解码器中是一个关键单元,本文讨论在H.264解码器中通过应用程序设定帧率,从而控制解码器解码速度的显示控制系统。     

帧间预测在支持MBAFF的H.264解码器中的实现

本文主要介绍了H.264解码器中关于宏块级帧场自适应(MBAFF)模式在P帧和B帧中的预测算法,并提出了相应的组织结构和实现方法.通过仿真和功能验证,证明该设计功能稳定,能够满足H.264标准框架下的解码要求.     

H.264解码器FPGA实现中的USB下载接口设计

本文介绍了如何利用USB接口为H.264解码器FPGA验证平台提供文件下载功能,并根据H.264解码器的特点分别从硬件设计、FPGA固件设计、USB驱动程序设计和USB应用程序设计四个方面对该系统的结构和功能进行了阐述.     

H.264解码在ADDSP-BF533上的实现和优化

首先介绍了H.264解码器结构和解码实现流程;然后重点阐述了H.264解码器在ADDSP-BF533上的实现和优化策略.实验结果表明,H.264解码器的实现方法和优化策略较为有效,能够满足DSP实时解码的需求.     

H.264/AVC视频编码标准中CAVLC解码器的设计

提出了一种应用于H.264/AVC的快速低功耗CAVLC解码器设计方法.对较复杂的几个模块进行了算法和结构上的优化,减少了占用的硬件资源,降低了实现复杂性.仿真结果表明:采用该方法设计的解码器可以正确解码每个变换块中的变换系数,且能在一个时钟周期解出一个句法,完全可以满足H.264视频实时解码的要求.     

基于DXVA的多路H.264高清视频解码器的实现

设计了一种基于微软DXVA接口的H.264多路高清视频解码器。定义了代表解码器和GPU的数据结构,通过调用定义的解码函数接口,可使解码器用在各种视频播放器中。实验证明,所设计的解码器在进行多路高清解码时无论解码速度还是CPU的占用率都比传统的软件解码器有很大的性能提升。     

一种基于DDR2的低带宽H.264帧间参考数据获取的设计方案

为了降低Soc中设计的带宽,本文提出了一种全新的H.264读取帧间参考帧的数据的方法,通过该方法完全满足全高清解码器的实时解码,并能有效地降低约20%带宽,满足实际应用。     

新标准H.264的核心技术与应用前景

围绕视频传输要求高效、可靠和网络友好的三个焦点问题,深入研究H.264标准编码层压缩性能的提升、网络适配层的无缝集成和编/解码器的容错性能;以基于包交换的IP视频信息包为例,重点分析H.264对因特网RTP/UDP/IP协议的映射过程;阐述H.264在视频移动通信、视频流服务、数字电视广播与存储领域的典型应用特点;指出H.264对视频源压缩、信道有效利用、缓解视频传输瓶颈的影响和发展前景.     

利用ARM NEON OpenMax DL技术优化面向Cortex-A8的H.264解码器

本文将展示如何通过ARM NEON技术提高和优化基于软件的H.264视频解码器的性能.对RealView中的ARMProfiler以及真实硬件进行了数种测量,并给出了H.264和MPEG-4解码器及MPEG-4编码器的对应数据.与编译至Cortex-A8处理器架构的原始ARM优化C代码相比,Profiler上H.264解码器的总体性能提高了54%.     

一种H.264/AVC反变换反量化IP核设计

提出了一种适用于H.264/AVC解码器功能完整的反变换反量化IP核的设计.设计中采用同一处理单元完成三种不同的反变换,反变换反量化的每个步骤采用独立的门控时钟控制,逻辑复用和门控时钟降低了功耗.实现结果表明本设计满足1080i高清码流的实时解码要求.     

H.264解码器的设计与优化

介绍了一种H.264(JVT)解码器的软件设计及其优化方法。以H.264测试模型jm50c为参考重新设计H.264解码器，为解码器的设计及优化提供了一种方法。试验结果表明，本方法与jm50c相比，解码速度提高了10-25倍。     

H.264解码器的系统设计及CAVLC的硬件实现

设计了一种软硬件协同处理的H.264解码器系统方案,基于该方案给出CAVLC解码模块的硬件实现结构,采用有限状态机实现解码的流程控制,并对其查表部分进行优化.验证结果表明,在尽量降低硬件资源损耗的基础上,该方案能满足H.264基本框架4CIF格式图片30 f/s(帧/秒)实时解码的要求.     

H.264解码器IT、IQ模块的硬件实现结构

H．264视频编码标准有压缩效率高、稳定性好的特点，适合于无线通信和数字电视的应用．这些应用很多用多媒体SoC的方式实现H．264解码器。本文根据H．264的特点，提出一种硬件实现结构，用了流水线、并行处理及组件共享等设计方法，能完成对H．264中各种宏块元素逆量化(IQ)和逆变换(IT)操作?     

单芯片iDTV解决方案集成H．264／MPEG4解码器

随着iDTV市场的不断升温,对相关系统的H．264／MPEG-4解码功能的要求也在不断加强。有些国家已经提高其立法标准,强制要求iDTV必须集成H．264解码器,如法国将在2008年4月开始正式实施这一法规。针对这一趋势,继2006年推出单芯片数字电视解决方案TV520之后,NXP不久前推出了首款集成MPEG-4／H．264解码器的单芯片数字电视解决方案TV543。     

基于SoC平台设计的H.264/AVC CAVLC解码器

提出了一种基于SoC平台的CAVLC解码器.在尽量减少时钟消耗的前提下,此解码器可以解码每个变换块中变换系数的熵编码码流,并将结果按照块扫描顺序并行输出.通过在XILJNX的ISE6.0 FPGA开发软件下仿真及分析表明,在120MHz时钟时可以满足10 Mb/s码率下H.264标准中Level3.0的性能要求.     

基于TMS320DM642的H.264解码器优化

通过分析H.264软件解码器的结构和复杂度,确定了解码器在优化过程中的重点和难点,并结合TMS320DM642DSP性能特点,详细讨论了在TMS320DM642DSP平台上H.264解码器所采用的优化方法。这些方法主要涉及提高程序代码的并行性和增强存储器访问的效率,重点是运动补偿、IDCT等关键模块的优化。通过实验结果表明,本解码器可以实现CIF格式视频流的实时解码。     

Efficient Memory Architecture and Implementation of Motion Compensation for Multi-Standard Video Decoder

设计了一种适用于多标准视频解码器的存储架构,采用并行多级流水线用以实现AVS,MPEG -2,H.264标准中不同模式的图像预测计算,缓存机制避免了频繁访问外部存储器SDRAM,提高了运动补偿计算性能,减少了计算周期.使用90nm的CMOS工艺库,在135 MHz的工作频率下综合,电路规模为45 kgate(千门)左右,处理一宏块需要大约520个时钟周期,结果表明该设计满足高清视频处理的要求.     

新产品

<正> 全新4K与三维H.264数字视频解码器美国矽映公司日前推出其IP核系列最新成员cineramIC 4K与三维H.264数字视频解码器。cineramIC IP核具有高性能、低成本和高质量的视频成像功能,可集成到系统级芯片上,用于新一代数字电视、机顶盒和摄像机应用以及专业视频编辑、广播、医疗和监控FPGA应用当中。在消费类高清电视风靡全球的当下,三维视频技术在影院中得到长足发展,并日渐走入消费类数字电视市场。随着专业级4K分辨率照相机和显示器在近期的推出,超高清分辨率的商业化也是指日可待。cineramIC IP核具有高性能、低成本的多制式数字视频解码器设计,拥有以下特点:1、利用单视频管线技术,在30帧/秒的情况下可呈     

AVS和H.264通用IDCT模块的建模与验证

H.264和AVS协议在算法上有一定的相似性,IDCT算法的特性说明它适合被用来硬件加速.使用ARM的ESL工具SoC Designer,对AVS和H.264的算法模块IDCT进行复用建模,设计出一个能同时解码AVS和H.264码流的通用解码器的验证模型.     

多标准视频解码器运动补偿存储架构设计

设计了一种适用于多标准视频解码器的存储架构,采用并行多级流水线用以实现AVS,MPEG-2,H.264标准中不同模式的图像预测计算,缓存机制避免了频繁访问外部存储器SDRAM,提高了运动补偿计算性能,减少了计算周期。使用90 nm的CMOS工艺库,在135 MHz的工作频率下综合,电路规模为45 kgate(千门)左右,处理一宏块需要大约520个时钟周期,结果表明该设计满足高清视频处理的要求。