基于FPGA并行+拆分查找表分布式高阶FIR的设计与实现

为了整合串行、并行、拆分查找表三种主要分布式算法在存储器占用和时钟周期利用上的优缺点,提出了一种利用并行+拆分查找表分布式算法实现高阶FIR滤波器的方法.对分布式算法的串行、并行和拆分查找表结构进行比较说明,通过分析计算,阐述了新提出的并行+拆分查找表分布式算法的优势.介绍了以FPGA为核心器件及其他国产元器件搭建实现的系统硬件电路,元器件国产化率高达100％.同时,利用Matlab软件进行理论仿真,最后应用网络分析仪测试高阶FIR滤波器的幅频特性,验证了该算法的有效性和实时性.     

基于FPGA的改进型FIR滤波器的实现

利用分布式算法对FIR滤波器的硬件实现进行了探讨,在数乘累加的理论上,对分布式算法的串行、并行和拆分查找表法的FPGA硬件实现方法进行了研究。结合FPGA查找表结构,兼顾资源及运行速度的要求,用拆分查找表的方法设计了16阶8位常系数FIR滤波器,并在Quartus Ⅱ 5.0下进行仿真,仿真结果验证了该算法的有效性和实时性。     

基于FPGA的快速除法算法设计与实现

介绍了一种新的除法算法,该算法是利用Taylor展开公式的近似,采用两次乘法操作和一张较小的查找表.整个算法采用verilog语言描叙,设计灵活、实现简单.仿真结果表明该算法具备较高的精度与较快的运算速度.     

基于FPGA的宽带数字接收机变带宽数字下变频器设计

基于FPGA芯片Stratix II EP2S60F672C4设计了一个适用于宽带数字接收机的带宽可变的数字下变频器(VB-DDC)。该VB-DDC结合传统数字下变频结构与多相滤波结构的优点,实现了对输入中频信号的高效高速处理,同时可以在较大范围内对信号处理带宽灵活配置。硬件调试结果验证了本设计的有效性。     

基于FPGA分布式算法的滤波器设计

研究基于分布式算法的数字滤波器设计方法,介绍了能高效实现固定常数乘法的分布式算法原理,并将分布式算法应用于FIR低通滤波器设计,实现了16阶滤波器的设计和调试.采用了EP3C25F324C8来完成滤波器的设计,其中采用串行加法器将数据进行预相加,将16阶降为8阶,降低了资源占用率并提升了处理速度.使用Matlab编程8阶固定常数系数对应256个值的查找表直接导入到FPGA的ROM中,设计方法具有兼容性,可设计更高阶次的滤波器.通过功能仿真证明,方法可行高效.     

基于FPGA的数字下变频的实现

针对软件无线电接收机中数字下变频的特点,提出了一种合理的基于FPGA实现宽带数字下变频的方案,并利用Matlab中的Dspbuilder提供的IP核得到了总体的仿真结果.该接收系统用于WCDMA移动通信网络的基站体系中,能很好地实现手机信号覆盖和传输.     

一种用于数字下变频的高阶分布式FIR滤波器及FPGA实现

设计了一种用于数字下变频的256阶分布式FIR滤波器.通过分析分布式FIR滤器结构给实现电路所需资源和运算速度带来的影响,确定了适用于Cyclone Ⅲ系列FPGA的实现结构.在Cyclone Ⅲ系列EP3C40F484C6N芯片上实现该算法并分析了资源消耗与电路速度.     

基于新型FPGA实现高速数字下变频

介绍了一种基于新型FPGA的高速数字下变频的实现方法,它充分利用数字下变频的优化算法以及FPGA领域的新技术,去除由于数据速率过高而造成的各种瓶颈,极大地减少了计算量和FPGA片内资源的消耗。     

基于FPGA的除法器设计

除法器是数字信号处理领域中最基本也是最复杂的运算单元。目前除法器的设计多采用迭代算法实现,实时性很差。为了提高除法器的实时性,文章基于线性逼近算法和ROM查找表相结合的方式,提出一种数字复数除法器的实现方法。相对于传统的数字除法器,它不但资源少,计算速度快,而且还可以根据修改ROM的数值精度来满足不同的性能要求,灵活性很高,在数字信号处理领域有广泛的应用和推广价值。     

基于FPGA的大规模查找表设计与实现

本文介绍了一种用FPGA控制外部存储器来实现查找表的方法,结合其工作原理和硬件平台,重点介绍其软件设计过程,并对其中的难点———FPGA对FLASH编程问题进行了详细的阐述。     

基于FPGA的高效灵活性数字正交下变频器设计

数字正交下变频器DDC是数字接收机系统中的核心部件,其作用是将ADC数字化后输出的高速中频信号进行下变频、抽取降速和低通滤波,使之变为适合处理的基带信号。给出了DDC各模块在FPGA中高效实现的方法,并且利用嵌入式逻辑分析仪对系统加载板卡后的实时运行结果进行了测试分析。     

基于FPGA的数字下变频器设计

设计和实现了基于FPGA的可编程数字下变频器（DDC）,用于宽带数字中频软件无线电接收机中,主要完成了数字下变频、数据抽取等功能。采用自顶向下的模块化设计方法,将整个下变频器划分为基本单元,实现这些功能模块并组成模块库。在具体应用时,优化配置各个模块来满足具体无线通信系统性能的要求。     

数字下变频中的FPGA高效滤波器设计

介绍了一种在FPGA上实现高效窄带有限冲击响应滤波器(FIR)的设计方法.该方法利用数字下变频抗混叠滤波器的多速率和窄带的特点,采用插值FIR滤波器(IFIR)和多相滤波器相结合的设计思路,实现了该滤波器的高效设计.     

软件无线电数字下变频技术研究及FPGA实现

在数字下变频系统实现方案中,输入的模拟中频信号经过高速A/D采样数字化后与数控振荡器NCO(Numerically Controlled Osillator)产生的正交本振信号混频,然后再由抽取滤波模块进行处理,以输出低速的低频或基带信号。本文以软件无线电数字下变频技术为研究对象,参考GSM系统建立数字下变频系统。     

基于FPGA的多通道高速实时信号处理系统设计

在高速实时信号处理系统中常采用 FPGA+DSP 的架构,根据各自的优点,FPGA 主要做前端信号处理和系统控制。结合具体工程项目,分析设计如何在 FPGA 中实现中频正交采样(DDC),FPGA 如何与 TS201实现高速链路口通信,以及如何在 FPGA 中实现多路信号并行实时处理。     

基于FPGA的正码速调整的设计与实现

本文提出了基于FPCA正码速调整的设计方案,采用格雷码对地址编码的异步FIFO设计,并利用MAXPLUS Ⅱ进行编译和仿真.结果表明,设计方法切实可行.     

基于FPGA的虚拟逻辑分析仪设计与实现

阐述了一种基于FPGA的虚拟逻辑分析仪的设计,采用高性能的FPGA器件,再利用PC机的强大处理功能,配合LabVIEW图形化语言开发实现。由于虚拟逻辑分析仪的部分硬件功能软件化,使硬件电路大为简化,提高了可靠性,同时降低了成本,具有一定的教学和科研价值。     

基于FPGA的数字秒表设计与实现

在Quartus II软件平台的基础上,基于VHDL语言及图形输入,采用FPGA设计了一款数字秒表,同时,给出了数字秒表系统设计方案及各个功能模块的设计原理。通过对系统进行编译、仿真,并下载到Cyclone系列EP2C5Q208C8器件中进行测试,结果表明,本设计能实现计时显示、启停、复位及计时溢出报警功能。     

基于FPGA的运动控制卡的设计和实现

基于FPGA的运动控制卡采用脉冲加方向的闭环控制方式,具有结构简单,集成度高、实时性好等优点.从硬件的构成、设计和算法实现等方面入手,阐述了运动控制卡的设计和开发.用硬件描述语言VHDL(very high speed integrated circuit HDL)和原理图结合的方式对FPGA编程实现系统的主要硬件逻辑和算法,从而提高了系统的灵活性和移植性.在硬件算法上,采用乒乓操作处理高速的分频倍数数据流,提高了系统的实时性和控制精度;并且提出了一种基于加二计数器的分频算法,实现任意分频倍数的分频.利用嵌入式调试工具SignalTap对运动控制卡进行硬件调试和仿真,给出了相应的误差分析.