高速可重构高资源利用率统一模单元设计与研究

总结归纳了有限域层模乘、模加减、模除运算在算法级和硬件结构级的特点及兼容性。通过对大量主流有限域算法的对比、算法优化、流水加速设计及结构兼容扩展,提出了一种提升模运算结构兼容的模乘优化算法:改进的radix-4交错模乘算法。该算法关键路径短、结构简单,在兼容设计方面有优势,并能实现全流水加速运算,运算效率高,达到高速可重构的设计目的。不同于传统的结构,本文在此模乘基础上直接适配plus-minus模除和模加减,有效解决了资源浪费的问题。该统一模单元在65 nm CMOS工艺下进行综合,面积为0.22 mm~2,时钟频率为526 MHz。完成一次576 bit的模乘、模除运算分别用时0.55μs和2.98μs。     

运算精简的蒙哥马利算法模乘器设计

针对Montgomery算法的可伸缩脉动阵列模乘协处理器的硬件实现中,速度和面积没有取得很好平衡的问题,结合Walter等学者对Montgomery算法的分析,利用EDA仿真分析工具,提出一种运算精简的蒙哥马利算法模乘器设计方法.该方法通过先分析已有Montgomery算法,得到运算精简蒙哥马利算法,然后将该算法映射到可伸缩脉动阵列结构,使模乘器在速度和面积上能够取得很好的平衡.最后进行仿真实验验证,结果证明该方法解决了模乘器速度和面积平衡的问题.通过该方法设计的模乘器,用TSMC 0.18μm标准单元库综合,核心运算单元最高时钟频率可达385MHz,等效单元1.2k等效门.与现有其他方法相比,该模乘器在平衡方面取得较好性能,可以拓展其在移动通信领域的应用.     

一种新型操作数长度可伸缩的模乘器VLSI设计

在改进基于字的Montgomery模乘算法的基础上，通过优化流水线结构缩短关键路径，实现了一种结构优化的模乘器。设计中采用了按字运算的高基Montgomery模乘算法，使该设计具有良好的可扩展性，可以完成任意位数的模乘运算。改进了模乘器的流水线结构，提高了模乘器的工作效率。该设计可以应用于各种高性能且低成本的RSA密码协处理器设计。     

可重构双基双域模乘器设计与实现

选择素数域和二进制域上基于字的Montgomery模乘算法,分析传统双域模乘器在二进制域上运算效率不高的问题,首先选择能够使两个域上模乘器延迟时间相当的字长,并对模乘器进行双域的可重构设计,使之能够同时支持素数域和二进制域上的运算。相较以往设计,采用双域双基设计的模乘器使时钟周期数平均缩短了48%。     

基于Kogge-Stone加法器改进的双域模乘器

模乘作为椭圆曲线公钥密码算法的核心运算,调用频率最高,提高其运算速度对于提高椭圆曲线密码处理器的性能具有重要意义。基于Kogge-Stone加法结构,结合可重构技术,实现一种能够同时支持素数域GF(p)和二元域GF(2~m)上模乘运算的双域模乘器,并对模块进行合理复用,节省硬件资源。用Verilog VHDL语言对该模乘器进行RTL级描述,并采用0.18μm CMOS工艺标准单元库进行逻辑综合。实验结果表明,该双域模乘器的最大时钟频率为476 MHz,占用硬件资源66 518 gates,实现256位的模乘运算仅需0.27μs。     

基于FPGA的Montgomery模乘器的高效实现*

为了提高椭圆曲线密码处理器的模乘速度,本文提出了一种更有效且更适合硬件实现的Montgomery算法。改进的算法分析了基于CSA加法器的Montgomery模乘算法,提出了多步CSA加法器的Montgomery算法,该算法能够在一个时钟内做多次CSA迭代运算,可以有效地降低时钟个数,进而提高模乘速度。通过Modelsim仿真工具仿真,正确完成一次256bits Montgomery模乘运算只需要16个时钟周期。在Altera EP3SL200F1517C2 FPGA中的运行结果表明：71.5MHz的时钟频率下,完成一次256位的模乘运算仅需要0.22微秒。     

可编程可伸缩的双域模乘加器研究与设计

模乘和模加减作为椭圆曲线公钥体制的核心运算,在ECC算法实现过程中使用频率极高。如何高效率、低成本地实现模乘模加减是当前的一个研究热点。针对FIOS类型Montgomery模乘算法和模加减算法展开研究,结合可重构设计技术,并对算法进行流水线切割,设计实现了一种能够同时支持GF(p)和GF(2n)两种有限域运算、长度可伸缩的模乘加器。最后对设计的模乘加器用Verilog HDL进行描述,采用综合工具在CMOS 0.18μm typical工艺库下综合。实验结果表明,该模乘加器的最大时钟频率为230 MHz,不仅在运算速度和电路面积上具有一定优势,而且可以灵活地实现运算长度伸缩。     

RSA高速模乘单元的设计

论文分析了Montgomery算法,利用迭代加法之间的并行性提出了一种流水并行工作的硬件模乘结构。该结构具有时钟频率高,模幂运算时间短的优点,适合于RSA的模幂运算,可以极大提高RSA加密运算的效率,同时其体系结构适合于高阶Montgomery算法的实现。FPGA实现的结果表明,512位的高速模乘单元工作频率74.27MHZ;1024位的高速模乘单元工作频率73.94MHZ。模乘单元的面积与位宽成正比,而工作频率基本不变。基于此结构,512位的RSA运算时间为1.78ms,1024位的RSA运算时间为7.08ms。     

基为4的可扩展模乘运算器设计

基于基为4的Montgomery模乘算法和改进的流水线组织结构,文章提出了一种结构优化的可扩展模乘运算器结构。设计中采用了按字运算的模乘算法,使本设计具有很好的可扩展性,它可以完成任意位数的模乘运算。同时,因为模乘运算器的运算数据通路采用多级处理单元的流水线结构,所以设计时可以很方便进行配置,以达到模乘运算器硬件成本和运算性能的折衷。分析结果显示,文章提出的模乘运算器结构具有很高的效率和很好的可扩展性。     

有限域模乘专用指令设计

针对椭圆曲线密码算法中有限域模乘运算的需求,提出其专用模乘指令。利用指令域中的组参数实现算法多组模乘运算,通过对参数进行配置,使指令支持运算长度拓展,在模乘运算单元中实现Montgomery模乘算法,并设计素域和二进制域统一的硬件流水线,以及双域乘法器单元结构。实验结果表明,该有限域模乘指令和硬件运算单元具有较高的执行效率和较好的灵活性。     

高速图像传感器CCD60驱动电路设计

提供了一种高速EMCCD图像传感器CCD60时序驱动电路的设计方法.采用CPLD进行时序逻辑设计,利用DS0026集成器件对标准时钟进行电平转换,分立电路对快速高压(电子增益)时钟进行电平转换.从而建立EMCCD工作环境.所建立的驱动电路能够输出电压范围为0-50 V,最高频率20 MHz的时钟信号,实现了电子增益的效果.本设计方法建立的驱动电路已经成功应用于1000 frame/s CCD60高帧频摄像机设计中.     

Measuring jitter and phase error in microprocessor phase-lockedloops

The use of phase-locked loops (PLLs) for clock generation in modern microprocessors has been proliferating in recent years. This is because PLLs have the advantages of allowing multiplication of the reference clock frequency and allowing phase alignment between chips. The PLL locks to a reference clock but can generate output clocks that are a multiple of the reference. It is argued that excessive “jitter”, caused primarily by power supply noise, can detract from the advantages of phase-locked loops. Moreover, in a multichip system, the accumulated phase error must be measured-not just the jitter     

蒙哥马利算法到脉动阵列的规范映射方法

蒙哥马利算法是在RSA密码系统中广泛应用的模乘法算法。该文介绍蒙哥马利算法到脉动阵列的映射过程,阐述了从算法到脉动阵列的规范映射方法。阵列的时钟周期长度大致是两个单位全加器延迟,n位模乘法的计算延迟是2n+2个时钟周期。模块化、规则化、通信局部化等特征,使得脉动阵列特别适合采用深亚微米VLSI技术实现,并获得很高的工作频率,从而提高处理速度。     

基于FPGA的Fm2域椭圆曲线点乘的快速实现

椭圆曲线点乘的实现速度决定了椭圆曲线密码算法（ECC）的实现速度。采用蒙哥马利点乘算法,其中模乘运算、模平方运算采用全并行算法,模逆运算采用费马·小定理并在实现中进行了优化,完成了椭圆曲线点乘的快速运算。采用Xilinx公司的Virtex-5器件族的XCV220T作为目标器件,完成了综合与实现。通过时序后仿真,其时钟频率可以达到40MHz,实现一次点乘运算仅需要14.9μs。     

Scalable hardware implementing high-radix Montgomery multiplication algorithm

This paper presents a new scalable hardware implementing modular multiplication. A high radix Montgomery multiplication algorithm without final subtraction is used to perform this operation. An alternative proof for the final Montgomery multiplication by 1, removing the condition on the modulus, is given. This hardware fits in any chip area and is able to work with any size of modulus. Unlike other scalable designs only one cell is used. This cell contains standard and well optimized digit multiplier and adder. Time–area trade-offs are also available before hardware synthesis for differents sizes of internal data path. The pipeline architecture of the multiplier component increases the clock frequency and the throughput. Time–area trade-offs are analyzed in order to make the best choice for given time and area constraints. This architecture seems to provide a better time–area compromise than previous scalable hardware.     

有限域上乘法运算快速实现的设计

提出了一种基于对数移位结构实现GF(2^m)上乘法运算的设计方法。在对有限域乘法进行分析及对对数移位结构进行介绍的基础上，对乘法实现进行了详细阐述。该设计方法可以在一个时钟内完成有限域乘法，其运算速度优势非常明显。     

基于FPGA的多项式基下二进制域ECC点乘设计

文中基于经典蒙哥马利点乘算法,通过算法改进,模乘采用部分并行设计,在射影坐标系下实现模逆算法。通过VHDL语言进行设计描述,完成了椭圆曲线底层的模乘、模逆的模块设计,并通过一系列的状态机调用各个模块组合,最终完成点乘运算的设计。整个系统结构进行了优化处理,最终在Cyclone系列的EP2C35F484C5上,利用QuartusⅡ平台分析得出时钟频率为50．3MHZ,逻辑单元个数为25044个。     

基于Montgomery模乘的RSA加密处理器

提出一种基4的Montgomery模乘算法及优化的硬件结构,将传统基2模乘运算迭代次数减少近一半。在该模乘模块基础上设计高速RSA加密处理器,采用进位保留形式的全并行模幂运算流程,避免长进位链和中间结果转换的问题。结果表明,该设计同时适应FPGA和ASIC实现,完成一次标准1 024位RSA加密运算仅需9 836个周期,加密速率提高50%以上。