一种新型FWNN中指数函数ex的FPGA实现

介绍了指数函数传统的FPGA实现方法,分析其硬件开销及运算精度.在此基础上,基于Simulink开发工具,提出了一种运用查找表思想在FPGA上实现指数函数的新方法.该方法具有硬件资源消耗少,自变量输入范围宽,运算精度可控等优点.     

基于折叠的DDC抽取器设计

基于FPGA利用CIC和HB滤波器实现DDC抽取器是一种高效方法,但传统设计很少考虑资源优化问题。介绍了一种基于折叠技术的资源复用设计方法,通过对运算硬件资源复用的合理控制,可以减少硬件资源开销或减小硅片面积。由折叠方程分别推导出CIC和HB的折叠实现框图,用Verilog描述了设计,经MATLAB与Modelsim联合仿真后,最终在Xilinx公司的xc4vfx20 FPGA上应用于系统。同步时钟设计,在满足低延迟等性能要求下,具有耗费资源少、功耗低、稳定性高等优点。     

一种基于约化因子上三角矩阵求逆的FPGA实现方法

矩阵运算广泛应用于实时性要求的各类电路中，其中矩阵求逆运算最难以实现。基于现场可编程门阵列(FPGA)实现矩阵求逆能够充分发挥硬件的速度与并行性优势，加速求逆运算过程。基于改进的脉动阵列的计算架构，采用一种约化因子求逆的优化算法，将任意一个n×n阶上三角矩阵转换成对角线为1的上三角矩阵，使得除法运算与乘加运算分离开来，大大简化矩阵求逆运算过程。以一个4×4阶上三角矩阵求逆为例，在Xilinx ISE平台下，采用Virtex5 FPGA完成算法实现与功能验证，在14个周期内，使用了2个除法器，3个乘法器与4个加法器实现整个矩阵求逆运算。相比于经典的脉动阵列架构，仅占用近一半资源的同时，性能提升了26.43%；相比于集成更多处理单元(PE)的脉动阵列实现方式，在性能近乎不变的情况下，耗费的资源缩减到1/4，大幅度提升了资源利用率。     

基于FPGA的双边滤波器设计

针对串行架构的处理器如ARM和DSP等实现双边滤波算法消耗资源过多的情况,提出了一种基于FPGA加速的双边滤波去噪的实现方法。根据双边滤波算法的原理以及FPGA的硬件资源,充分发挥FPGA在并行计算上的优势,在滤波器的系数生成和除法操作上进行了优化。在减少了FPGA所消耗的资源的同时,保证了图像去除噪声的实时性,从而为后期的视频采集与传输系统奠定了一个良好的开端。     

基于FPGA的立体视觉匹配的高性能实现

立体视觉系统在3维场景信息感知中起着重要的作用。其中立体匹配算法的运算复杂度较高,实时处理需要硬件实现匹配运算。但在现有的不多实现中,性能要求和硬件资源的矛盾突出。随着分辨率的增加,对处理速度和视差搜索范围都有更高的要求。对此,该文提出了一种立体匹配硬件实现结构,通过并行化算法子模块和合理安排流水结构来提高性能。匹配算法引入了自适应相关窗口的匹配策略,提升了深度不连续区域的视差质量。该方法结合左右一致性校验准则,可有效去除大部分错误匹配结果。整个匹配流程在单片现场可编程门阵列(FPGA)上实现,并在有限硬件资源条件下将视差搜索范围扩大到128像素。系统时钟60 MHz时,对于512512分辨率的立体图像,系统可以实现60帧/秒以上的处理速度。     

基于FPGA的RGB到YCrCb颜色空间转换

RGB,YCrCb是表示颜色时经常用到的两种颜色空间,在应用中经常需要实现它们之间的转换。在此结合FPGA运算的特点,推导出一种适合在FPGA上实现从RGB到YcrCb颜色空间转换的算法,该方法能有效节省逻辑资源。运用VHDL语言编写程序实现电路,调用DSP48 Slice模块实现乘法运算,采用流水线设计,运算速度快,实时性好,易于在实际工程中实现。     

基于查阶跃响应表的高效FIR滤波器设计及其FPGA实现

本文提出了一种采用查阶跃响应表方法实现的FIR数字滤波器设计方案,并以一个649阶FIR滤波器的FPGA设计为例,与传统的采用FPGAIPCORE实现方法进行了对比,分析该设计方法在FPGA的资源利用和系统时钟速率上的优势。通过实验数据验证,该方案可以解决现有技术中FIR滤波器需要大量乘法器和加法器的问题,达到了降低FPGA硬件资源使用、提高系统运行效率的效果。     

一种基于查找表的FIR成型滤波实现装置

脉冲数字成型滤波器属于有限冲激响应(FIR)滤波器的一种,常规做法是通过传统的乘累加(MACs)方法来实现,即通过对输入信号与单位冲激响应进行线性卷积。但是,随着成型滤波器系数的增加,这种卷积运算势必会占用大量的MAC单元以及延迟单元,导致现场可编程门阵列(FPGA)硬件资源紧张,系统延迟增大,设备成本增加。本文联合了FIR成型滤波器群延时特征以及基带数字调制符号特性,提出了一种新的查找表(LUT)结构的FIR滤波方法,并且在FPGA上实现。软硬件仿真结果表明,这一方法无论从精确度和资源利用上都具有一定的优势。     

一种改进型SUSAN算法的FPGA实现

针对边缘检测算法在图像处理领域的应用,选择了一种改进型SUSAN算法,并对其进行了FPGA实现。在实现过程中,合理选择了运算模板,并针对数据选择与存取以及流水线设计等问题给出了解决方案,包括模块复用、寄存器循环移位和流水线与缓存结合的处理方法,很大程度上降低了硬件资源的利用,节约了带宽。硬件实现结果表明,该方案具有资源占用率低、实时性强等优点。     

（论坛）基于低成本FPGA的FFT设计实现

摘 要： 介绍一种采用FPGA计算2048点10bit块浮点的FFT的硬件实现方法。本设计采用递归结构实现FFT处理模块,硬件资源消耗少;采用块浮点算法实现蝶形运算中的乘加运算,有很好的速度和精度;根据旋转因子特性减少50%的ROM资源。同时,本算法在高频带内幅值和频率检测更加精确。     

基于FPGA的迭代层析重建中的小数处理方法

提出一种基于FPGA实现发射光谱层析(EST)同时迭代重建(SIRT)时小数处理方法,该方法的提出既实现了基于FPGA的迭代层析重建的SIRT算法,同时也为FPGA拓宽了应用范围。采用Verilog编程和调用Altera开放的IP核相结合的方法,最后给出了一些仿真结果。     

空间太阳望远镜图像积分中1 bit相关器的研究

空间太阳望远镜(SST)系统采用图像积分方法提高太阳矢量磁图的信噪比(SNR).在图像积分过程中,基于图像强度信息的相关器难以满足航天应用中系统实时性和低资源消耗要求,为此提出使用1 bit相关器实现图像快速相关运算.1 bit相关算法以异或逻辑运算代替常规算法中的乘法,提高了运算速度,同时减小硬件实现复杂度.针对太阳米粒图像,给出1 bit相关算法方案,并研制出基于FPGA DSP架构的相关器.测试结果表明,该相关器的算法精度、相关运算时间均能满足SST需求,而FPGA资源消耗仅为基于快速傅里叶变换(FFT)相关器(8 bit数据)的1/10.     

基于DSP的温度场重建

为了实现温度场的实时重建,采用高端数字信号处理器作为同时迭代重建算法的运算核心,实现发射光谱层析技术温度场的实时重建。通过实验取得了重建算法在高端数字信号处理器系统和PC系统下,所需要不同时间的数据。结果表明,通用PC无法实现发射光谱层折技术温度场实时重建,基于数字信号处理器的重建算法并结合通用PC机强大的控制和显示功能是温度场实时重建实现的较好方案。     

发射光谱层析重建温度场中的温度定标

基于黑体辐射理论,重点对发射光谱层析(EST)重建温度场中的非接触式温度定标进行了研究.实验结果表明,非接触式温度定标方法(即黑体炉定标法),能有效地避免由于接触式测温仪对原场的干扰所造成的误差,也能有效地解决在发射光谱层析中高温区或超高温区的温度定标问题,在接触式定标基础上提高了温度场重建精度、拓展了温度适用范围.     

基于FPGA硬件加密的设计与实现

以FPGA芯片Cyclone II系列为核心,构建FPGA硬件平台,提出一种以资源优先为目的的DES、AES加解密设计方案。通过分析S盒的非线性特征,构造新的复合域变换,避免因同构变换产生的资源损耗。加解密过程中利用轮函数硬件结构的复用,达到硬件资源占用的最小化。整体采用内嵌流水线结构,减少逻辑复杂度的同时提高处理速度。实验结果验证了FPGA硬件加密的资源占用率远低于ASIC的硬件加密,执行速度达到Gbit/s,加密性能大大提高。     

A Multiwindow Partial Buffering Scheme for FPGA-Based 2-D Convolvers

Two-dimensional (2-D) convolution is widely used in image and video processing. Although the operation is simple, 2-D convolution is however both computationally expensive and memory-intensive. Field-programmable-gate-array (FPGA)-based parallel processing architectures were proposed to accelerate calculations for 2-D convolution. And data buffers implemented with FPGA on-chip resources were used to avoid direct access to external memories. Full buffering and partial buffering (PB) schemes were adopted in previous works. The former would consume a large amount of FPGA resources, while the latter would cause a sharp increase in external memory bus bandwidth. In this brief, we present a multiwindow PB scheme for FPGA-based 2-D convolvers. Compared with the aforementioned methods, the new buffering strategy exhibits a good balance between on-chip resource utilization and external memory bus bandwidth, and therefore is suitable for low-cost FPGA implementation     

Evaluation of Static Mapping for Dynamic Space-Shared Multi-task Processing on FPGAs

Whilst FPGAs have been used in cloud ecosystems, it is still extremely challenging to achieve high compute density when mapping heterogeneous multi-tasks on shared resources at runtime. This work addresses this by treating the FPGA resource as a service and employing multi-task processing at the high level, design space exploration and static off-line partitioning in order to allow more efficient mapping of heterogeneous tasks onto the FPGA. In addition, a new, comprehensive runtime functional simulator is used to evaluate the effect of various spatial and temporal constraints on both the existing and new approaches when varying system design parameters. A comprehensive suite of real high performance computing tasks was implemented on a Nallatech 385 FPGA card and show that our approach can provide on average 2.9 × and 2.3 × higher system throughput for compute and mixed intensity tasks, while 0.2 × lower for memory intensive tasks due to external memory access latency and bandwidth limitations. The work has been extended by introducing a novel scheduling scheme to enhance temporal utilization of resources when using the proposed approach. Additional results for large queues of mixed intensity tasks (compute and memory) show that the proposed partitioning and scheduling approach can provide higher than 3 × system speedup over previous schemes.

     

基于FPGA的软硬件协同测试的设计与实现

硬件开发过程中,测试往往是影响产品的重要环节。纯硬件的测试往往受到设备及环境的影响,而如果完全用软件仿真,则速度太慢,影响开发进度。针对这种情况,作者提出一种软硬件协同测试的方法,利用FPGA实现PC机与待测设备的互连,不但尧分利用了PC机的丰富资源,同时发挥出硬件工作速度快的特点。该系统采用FPGA完成控制功能,实现高速、实时的双向数据通道,同时,利用FPGA灵活设计待测设备的接口,使该系统可广泛应用于各种设备的测试与分析。     

一种SRAM型FPGA互连资源的位流码配置方法

针对静态随机存取存储器(SRAM)型现场可编程门阵列(FPGA)位流码配置问题,提出一种自动配置互连资源的方法。该方法从描述FPGA结构的行为级Verilog文件中,采用基于端口映射的记忆FPGA配置模型搜索(MCMS)算法自动提取互连资源的配置位模型,然后结合布线结果生成布线路径上互连资源的位流码。实验结果表明,对于包含30 Mb配置位的3 000万门SRAM型同质FPGA,采用人工方法提取互连资源配置位模型需要6天时间,而采用端口映射MCMS算法仅需要29分钟,效率提高了298倍;对于同等规模的异质FPGA,采用人工方法需要7天时间,而采用端口映射MCMS算法仅需26分钟,效率提高了394倍。该算法作为一种通用的互连资源配置位模型提取方法,可以应用于不同的FPGA芯片。在缩短位流码配置时间的同时,提高位流码配置的准确性。     

Application-Dependent Testing of FPGAs

Testing techniques for interconnect and logic resources of an arbitrary design implemented into a field-programmable gate array (FPGA) are presented. The target fault list includes all stuck-at, open, and pair-wise bridging faults in the mapped design. For interconnect testing, only the configuration of the used logic blocks is changed, and the structure of the design remains unchanged. For logic block testing, the configuration of used logic resources remains unchanged, while the interconnect configuration and unused logic resources are modified. Logic testing is performed in only one test configuration whereas interconnect testing is done in a logarithmic number of test configurations. This approach is able to achieve 100% fault coverage