LMS自适应滤波器FPGA实现的新方法

针对用数字信号处理器(DSP)实现的自适应滤波器处理速度低、抗干扰性差和编写底层HDL代码用现场可编程门阵列FPGA实现开发效率低的缺点,该文利用最新DSP Builder工具建立了基于最小均方误差(LMS)算法的8阶二进制频移键控(2FSK)信号去噪自适应滤波器的模型,在EPF10K100EQC208-1器件上设计出了处理速度为36.63 MHz的8阶自适应滤波器,其速度是通过编写底层VHDL代码设计的自适应滤波器7倍,是采用DSP通用处理器TMS320C54X设计的自适应滤波器的25倍。     

基于FPGA的自适应FIR复数滤波器设计

本文探讨一个可编程数字滤波器在FPGA实现的可行性,整个系统基于LMS算法,用VHDL语言编写,采用自顸向下的设计.另外,本系统设计考虑了吞吐量的要求,因此引进流水线运算来提高Symbol Rate.系统用maxplus II仿真,采用的device为EPF10k130EFC672-1x.此系统的设计将有助于今后4G手机系统的数字滤波器的开发.     

基于FPGA的实时图像自适应中值滤波器设计

利用自适应的中值滤波算法,设计了基于FPGA的实时图像自适应中值滤波器。与之前的软件实现方法相比,程序能满足实时性的要求,且占用资源少,是一种简单易行的方案。在Xilinx硬件平台上已经得到验证。     

基于LMS自适应滤波器实现伪码同步

介绍了利用自适应滤波器实现直接序列扩频系统PN码同步的新方法。该方法提高了接收机的系统集成度，缩短了同步建立的时间，且在瑞利衰落和多径条件下表现出良好的性能特性，具有广阔的应用前景。     

基于LMS算法的自适应滤波器仿真实现

为了达到最佳的滤波效果,使自适应滤波器在工作环境变化时自动调节其单位脉冲响应特性,提出了一种自适应算法:最小均方算法(LMS算法)。这种算法实现简单且对信号统计特性变化具有稳健性,所以获得了极为广泛的应用。针对用硬件实现LMS算法的自适应滤波器存在的诸多缺点,采用Matlab工具对基于LMS算法的自适应滤波器进行了仿真试验。仿真结果表明,应用LMS算法的自适应滤波器不仅可以实现对信号噪声的自适应滤除,还能用于系统识别。     

基于FPGA的自适应天线阵复数LMS算法研究

自适应天线阵能够实时地调整天线方向,使天线的主波束对准期望信号方向,零陷对准干扰方向从而抑制干扰信号,因而在军事和民用通信系统中都得到广泛的重视。主要给出了基于FPGA的自适应天线阵复数LMS算法的流程,并且对该算法的性能进行了分析,最后通过仿真表明该算法具有较强的抗干扰性能。     

LMS算法自适应滤波器的DSP实现

论文主要研究了自适应滤波器的基本结构和最小均方误差算法(LMS算法),同时采用MATLAB语言对该算法进行了仿真,然后使用SY-5402EVM评估板对其进行了DSP实现,并对结果进行了分析。     

基于FPGA的FIR滤波器的设计

随着系统实时性要求的提高,对FIR滤波器要求也越来越高。因此,提出了一种基于FPGA的高速FIR滤波器实现方案,并借助QuartusII软件和MATLAB软件对该方案进行了仿真验证。仿真结果表明：该方案设计的FIR滤波器具有运算速度快、实时性好和节省硬件资源的特点,有一定的工程实用性。     

基于FPGA的FIR滤波器的设计与实现

提出了一种基于FPGA的FIR滤波器设计方案.介绍了基于FPGA的FIR滤波器的数字信号处理的算法设计,采用直接型的基本结构来设计,通过1位乘以8位的乘法,然后再移位相加的方法即可得到结果,其运算效率明显提高,并结合先进的EDA软件进行高效的设计和实现,并给出了用Max＋PlusⅡ运行的仿真结果.该设计对FPGA硬件资源的利用高效合理,用VHDL编程,在FPGA中实现了高采样率的FIR滤波器.     

基于 FPGA 的数字滤波器的设计与实现

提出了一种基于FPGA的FIR线性相位滤波器设计方案,充分利用FPGA四输入查找表LUT结构构成向量乘法器.给出了对应的VHDL源程序及仿真结果,并讨论了设计误差原因及改进措施.与普通滤波器相比,基于查找表的FIR滤波器具有速度快、占用资源少的特点.采用流水线技术对加法运算进行处理,速度进一步提高.     

LMS自适应滤波器的仿真与实现

本文概述了LMS算法和LMS滤波器的的基本原理,利用MATLAB和DspBuilder立算法模型,完成LMS自适应滤波器的仿真与设计,有效地提高了FPGA的设计效率．降低了设计人员对硬件的要求。     

基于FPGA和符号LMS算法的自适应滤波器设计

为了减少实现基于FPGA和LMS算法的自适应滤波器过多消耗硬件资源的问题,提出了符号LMS算法,通过降低乘法运算的次数来提高自适应滤波器的运行速度,并使用流水线技术进行优化。软件仿真验证了符号LMS算法的可行性,硬件仿真证实了采用该算法和流水线技术的自适应滤波器的优越性。     

A Novel Convergence Accelerator for the LMS Adaptive Filter

Due to its ease of implementation, the least mean square (LMS) algorithm is one of the most well-known algorithms for mobile communication systems. However, the main limitation of this approach is its relatively slow convergence rate. This paper proposes a booster using the Markov chain concept to speed up the convergence rate of LMS algorithms. The nature of Markov chains makes it possible to exploit past information in the updating process. According to the central limit theorem, the transition matrix has a smaller variance than that of the weight itself. As a result, the weight transition matrix converges faster than the weight itself. Therefore, the proposed Markov-chain based booster is able to track variations in signal characteristics and simultaneously accelerate the rate of convergence for LMS algorithms. Simulation results show that the Markov-chain based booster allows an LMS algorithm to effectively increase the convergence rate and further approach the Wiener solution. This approach also markedly reduces the mean square error while improving the convergence rate.     

自适应有限冲激响应滤波器的FPGA实现

对于传统的固定系数滤波器,分布式算法可以利用查找表有效提高其运行速度;但是对于自适应滤波器,其系数是不断调整的,不可以直接应用分布式算法。依据分布式算法设计了一种适用于自适应滤波器的现场可编程门阵列（FPGA）实现方法,并在Xilinx公司提供的ISE软件平台上应用Verilog硬件设计语言（HDL）进行编程,利用Modelsim和Matlab软件进行了仿真。仿真结果基本一致,验证了自适应有限冲激响应滤波器的FPGA实现方法是可行的。     

基于FPGA的半并行FIR滤波器设计

为了提高FIR滤波器的运算速度和降低的资源消耗,提出了一种新颖的半并行FIR滤波器设计方法,该方法有同定的延时,可以根据滤波器抽头数的不同,得到不同的最高数据输入速率。仿真结果表明,该滤波器设计方法存高速数字下变频器的设计中有较好的性能,并且通过优化设计,可以任一个FPCA实现多个该滤波器模块。     

基于FPGA的半并行FIR滤波器设计

为了提高FIR滤波器的运算速度和降低资源消耗,本文提出了一种新颖的半并行FIR滤波器设计方法。该方法有固定的延时．可以根据滤波器抽头数的不同,得到不同的最高数据输入速率。仿真结果表明,该滤波器设计方法在高速数字下变频器的设计中有较好的性能．并且通过优化设计．可以在一个FPGA实现多个滤波器模块。     

基于FPGA的双边滤波器设计

针对串行架构的处理器如ARM 和DSP 等实现双边滤波算法消耗资源过多的情况,提出了一种基于FPGA 加速的双边滤波去噪的实现方法.根据双边滤波算法的原理以及FPGA 的硬件资源,充分发挥FPGA 在并行计算上的优势,在滤波器的系数生成和除法操作上进行了优化.在减少了FPGA 所消耗的资源的同时,保证了图像去除噪声的实时性,从而为后期的视频采集与传输系统奠定了一个良好的开端.     

基于FPGA分布式算法的滤波器设计

设计了FPGA的分布式算法结构和具体的硬件环境。基于FPGA的分布式算法充分利用FPGA的并行处理特性设计算法,简化了滤波器系统设计。采用了分割查找表技术,节省了FPGA硬件资源。对查找表（LUT）中内容经过相应的修改即可方便地实现低通、高通、带通滤波。对基于FPGA分布式算法的滤波器进行了仿真及工况环境下的测试实验。实验结果表明,该算法不仅提高了系统运行速度,而且节省了大量的FPGA资源,还具有极大的灵活性。     

基于FPGA的FIR滤波器设计

数字滤波器在数字信号处理中占有很重要的地位,该文介绍了FIR滤波器的两种实现算法：乘累加算法和优化的分布式算法,其中分布式算法作为优化算法进行研究。其次,根据FIR滤波器理论,采用线性相位结构优化滤波器的设计。并给出了FIR滤波器的模块划分和FIR滤波器的主要模块的实现,最后对FIR滤波器进行了系统仿真和验证。     

一种基于FPGA的高速FIR滤波器的设计

为了实现对高速输入数据的滤波,根据FIR（有限冲激响应）数字滤波器并行设计思想,在脉动阵列FIR数字滤波器的基础上,经过认真设计,提出了一种基于FPGA（现场可编程门阵列）的高速FIR数字滤波器的设计方法。以一个16阶FIR数字滤波器的设计为例,在FPGA上用VHDL语言实现了这种设计方法。在Modelsim下仿真表明这一方法是可行的,可支持高达1GSPS（10亿次采样每秒）的输入数据．