姿态参数的模拟解算电路设计与分析

根据姿态传感器输出与姿态参数之间的三角函数关系,设计了一种基于函数发生器的反三角函数电路,以减小模拟反三角函数解算误差,实现对姿态参数的直接解算。利用离散和连续2种方法对所设计电路进行测试,离散测试分析中采用多点拟合对实验数据进行处理,平均角度误差减小为0.11°,最大角度误差减小为2.87°;连续测试中对输入输出信号时域和频域特征进行了分析,测得输出波形的总谐波失真为8.14%。结果表明:解算方案可行,可用于姿态参数的模拟解算。     

视觉跟踪中模板匹配相似度指标研究*

由于模板匹配中像素点r、g、b颜色值计算存在多对一缺陷,加之背景特征的影响,视觉跟踪中模板匹配往往得不到全局最优解。为此提出模糊隶属度概念和新的相似度指标公式,修正颜色值计算缺陷,相近似颜色值聚类,从而提高视觉跟踪中目标识别能力。这种新指标有效抑制背景成分的影响,同时突出目标特征的权重,改善匹配函数峰值特性,使得搜索目标得到全局最优解,最终实现鲁棒跟踪。实验结果表明,模板匹配具有良好的峰值特性,算法在跟踪目标存在变形、噪声、遮挡时也可以达到比较理想的跟踪效果。     

解多目标优化问题的新粒子群优化算法

通过定义的粒子序值方差和U-度量方差,把对任意多个目标函数的优化问题转化成为两个目标函数的优化问题。继而把Pareto最优与粒子群优化(PSO)算法相结合,对转化后的优化问题提出了一种新的多目标粒子群优化算法,并证明了其收敛性。新方法用较少计算量便可以求出一组在最优解集合中分布均匀且数量充足的最优解。计算机仿真表明该算法对不同的试验函数均可用较少计算量求出在最优解集合中分布均匀且数量充足的最优解。     

二进制翻译中间接调用动态链接库恢复技术

针对使用C后端的静态二进制翻译框架,提出了间接调用动态链接库函数恢复方法。该方法使用伪地址来代替需要动态解析的动态链接库函数的地址,在后端构建了伪地址与目标机上动态链接库函数地址的对应表,在后端C代码生成过程中插入根据伪地址获得动态链接库函数地址的查表代码,使用查表得到的库函数地址恢复对于动态链接库函数的间接调用。     

用简单袖珍计算器计算初等函数

<正> 在科学、工程等的计算中,诸如正弦、余弦、正切、余切、指数、对数、反正弦、反余弦、反正切等初等函数是经常应用到的。过去的办法是查三角函数表、对数表或用计算尺。但是与袖珍计算器相比,其精度是远远赶不上的。当然,有一只计算项目多的袖珍计算器,要计算上述诸函数是轻而易举的事。可是要是手头没有计算项目多的袖珍计算器而只有一般的袖珍计算器,那怎么办呢?我们仍然可以通过一些近似公式的计算很快以较高的精度获得所需的函数值。多年来,计算初等函数差不多都是用多项式来逼     

火控仿真器设计及关键技术分析

针对火炮随动系统在武器系统中的主要用途,及其设计定型试验对火控仿真器的要求,根据CAN总线的数字式火控仿真器的系统组成及工作原理,分析了火控仿真器硬件设计的特性,利用CAN总线分布式测量控制技术,解决火炮随动系统定型试验中存在的控制设备通用性以及射击试验安全性的技术难题;重点研究了引导函数、正弦控制信号和航路仿真信号的建模方法,给出了基于正弦函数和三次样条函数的引导函数数学模型,经仿真计算,解决了随动系统跟踪不平稳和跟踪误差过大等问题。     

一种基于FPGA的高速自整角机数字解算方法

自整角机是广泛应用于轴角测量系统中一种非常重要的测量元件,现场可编程逻辑门阵列(FP-GA)技术近几年的发展使得利用硬件描述语言实现信号的快速实时处理成为可能。设计采用Spartan-3系列的XC3S400芯片,根据自整角机输出信号的特点和角度测量原理,利用Verilog HDL语言编程完成控制逻辑和自整角机角信息的解算。应用坐标旋转数字计算机(CORDIC)算法在FPGA中实现了反正切函数的计算,并引入改进的CORD IC算法以提高运算速度,节省硬件资源。经过测试,达到0.01°的轴角解算精度,角度解算区间达到[-360°,360°],并且,在不同的角度偏移量和不同的轴初始位置情况下都能获得满意的结果。     

采用ispLSI1016芯片扩充计算机I／O地址

计算机Ｉ／Ｏ地址资源有限，硬件接口电路不应占用过多的Ｉ／Ｏ地址，采用对数据总线译码的方法可以几乎不受限制的扩充Ｉ／Ｏ地址。设计中应用了新型的大规模可编程集成芯片－ｉｓｌＬＳＩ１０１６，提高了硬件电路的集成性、可靠性及保密性。本文对ｉｓｐＬＳＩ系列芯片的开发与应用具有一定的参考价值。     

基于北斗/iNEMO的航姿测量系统设计

基于北斗接收机和i NEMO惯性传感器模块,设计了一种可用于载体运动姿态方位解算的传感信息采集微系统。针对两个导航单元存在输出数据格式、速率和接口完全不同的问题,采用双CPU+FPGA+Flash的硬件架构,并由两个处理器协同工作完成了多路大容量导航参数的实时采集、处理和存储。同步计数器将北斗输出的1PPS脉冲作为清零信号,同时考虑到i NEMO没有固定的时间参考系,在i NEMO数据中加入北斗时标信息,由硬件逻辑电路实现了子单元数据在整秒时刻的同步。试验验证了北斗1PPS秒脉冲信号的同步偏差不会影响后续滤波的精度,且该模块能稳定地输出带时间标记的三轴加速度、陀螺传感器和磁传感器数据。通过解算可得到载体位置、速度、姿态等信息。该系统体积小、功耗低、鲁棒性好,设备可重复使用,不仅能够满足单一飞航装备测试的要求,还可以结合多传感器信息融合技术,进一步提高多目标导航定位的时空精度。     

基于正弦数据压缩算法的DDS研究及FPGA实现

针对直接数字频率合成器（DDS）芯片因存储空间开销大导致功耗增加,可靠性降低的问题 ,设计了一种将改进sunderland算法与QE-ROM技术相结合的一种用于直接数字频率合成器（DDS）的紧凑型16位精度正弦查找表(ROM);对所设计的正弦查表算法进行了系统级仿真与硬件描述语言（Verilog HDL)实现,并最终在FPGA上进行了整体算法功能与性能的验证;基于AD5360芯片制作了一款多通道16位输出数模转换器(DAC),并搭载降压稳压芯片LM317和LM337实现了一款可以将220V工频转换为DAC所需的±9V和3.75V的供电电源。测试结果显示,设计的正弦查找表算法在达到16位精度的同时,只占据8576bit的存储空间。所使用的正弦数据优化算法相比较传统的DDS正弦波形发生器资源节省99.2%,实现了122：1的压缩比,有效降低了DDS的芯片面积和功耗;     

基于FPGA的旋转变压器CORDIC解码算法的研究

针对旋转变压器解码系统测量精度不高、解码周期长、占用FPGA资源多的问题,设计一种改进型流水线结构的旋转变压器CORDIC(座标旋转数字计算法)解码算法.通过分析反正切函数的特征,对旋转变压器的输出信号进行角度变换,对测量角度进行全平面扩展,将CORDIC解码算法中复杂的三角函数运算转化为一系列简单的移位和求和运算.算法以FPGA为硬件载体,采用Verilog HDL语言实现.研究结果证明,改进型的CORDIC解码算法测量精度可达1％,动态响应小于1μs,满足电机转速测量的高精度、低延时需求,对复杂环境下的电机转速研究和应用具有重要的价值.     

一种新型立靶测量系统计时电路的设计

介绍LBS-1型立靶测量系统计时电路的设计，主要内容有EPM7128SLC84与单片机相结合的硬件电路接口设计，EPM7128SLC84的内部计时逻辑电路设计原理，系统软件设计。结合LBS-1型立靶测量系统的结构设计，以单片机为下位机采集计时数据，计算机为上位机处理数据，且能及时给出测试结果数据，实现立靶测试系统的多路计时功能。最后，给出一组在靶场测试的实验数据。     

基于FPGA的GPS同步授时与守时方案设计与实现

针对电力系统异地实时同步测量中时间同步的问题,设计并实现了一种基于FPGA的电力系统GPS同步授时与守时方案.运用了平均值减小误差的思想,给出了方案的总体硬件设计以及芯片选型,重点介绍了FPGA内部功能模块设计,主要包括初值计算模块、平均值计算模块、平均值记录模块和PPS(秒脉冲)生成模块等,使用VHDL对各模块进行软件设计并提供了设计思路.通过硬件实验验证,无论卫星是否失锁,都能保证GPS长时间的高精度授时.     

群路CPC收发器的硬件实现

在在对循环排列码字（CPC）的特点进行分析之后,以某通信专网的群路接口为例,介绍了一种群路CPC收发器的硬件电路设计方案,给出了CPC译码表的生成算法,着重对电路的模块划分、功能及实现方法、寄存器设计及使用方式进行了详细说明,简要分析了该电路的检测性能。该设计采用现场可编程逻辑器件（FPGA）实现,资源占用较低,具有很好的移植性,简单修改后即可用于类似接口,是一种较为通用的CPC收发电路。     

用简化的Goertzel来实现正弦基波与谐波

通过对Goertzel算法的优化和运用查表法处理来加快其运算速度。在硬件电路的基础上,用C语言完成了实际应用的算法程序。采用Atmel公司51系列外接晶振时钟频率可高达24MHz的单片机AT89C2051-24SU,运算后输出了一定频率的正弦基波及其多次谐波组成的波形。     

基于SoPC的二维IDCT分布式算法的IP核研究

研究基于SOPC的视频解码系统中二维IDCT硬件设计与实现.针对二维IDCT的运算量大、乘法运算多,导致占用FPGA资源多和系统速度慢等问题,其设计采用-维IDCT复用,研究分布式算法实现乘法累加,并使用偏移二进制编码来减小其查找表大小,其直接占用FPGA逻辑单元内的查找表LUT,没有寄存器或内置RAM.综合结果表明,...     

模糊控制器中高速除法器的FPGA设计

为选择适用于FPGA硬件实现的模糊控制器中除法器的设计方案,分别采用LPM方法、不恢复余数移位减法和查找表法进行了设计和比较,给出了满足实时性和速度与资源平衡的设计方案。本设计基于Altera公司FPGA Cyclone II系列EP2C5Q208C7芯片,利用VHDL和Quartus II软件完成编译、仿真和下载和调试。该设计方法具有通用性,可生成IP核并适于高速运算场合。     

一种可实现零内存存取的CAVLC解码算法

在基于上下文的自适应可变长度编码(CAVLC)解码算法中,对非结构化自适应可变长度编码码表进行解码时需要反复查找码表进行码字匹配,从而导致解码速度慢和需要大量内存存取的问题。为此,提出一种可实现零内存存取的CAVLC解码算法。将CAVLC码字前缀0的个数作为一级索引,同时通过一级索引获得输入码流的可能长度。将码字后缀作为二级索引并获得码字的值,直接通过码字快速获得解码结果。对于确定的输入码字,只需通过无码表查找代码操作即可得到对应的解码输出。测试结果表明,该算法不仅可以实现零内存存取的CAVLC解码,而且其解码速度比标准算法提高了45%。