基于多核DSP的矢量高效QR分解技术

以多核数字信号处理器(Digital Signal Processor, DSP)作为计算节点的多核DSP集群系统成为一大发展趋势。当前阶段,由于多核DSP内核硬件资源利用不充分与访存带宽限制,峰值性能与实际性能间存在鸿沟。基于C66x内核丰富的指令集架构以及运算指令编排原则,结合编译器提供的汇编信息,设计并优化了QR分解算法,在充分挖掘DSP单核性能极致的同时减少了矩阵分解的计算时间。根据掌握的优化技术,设计并实现基于多核DSP集群系统的大规模并行QR分解模型,并在分布式计算框架上完成了分解任务。分析结果表明,优化后的QR分解计算效率以及C66x单核硬件资源使用率均提升了二十余倍,随着待分解矩阵规模的成倍增加,多核DSP集群相比于单核的计算性能提升也愈加明显。     

适用于FPGA的浮点型DSP硬核结构设计

提出一种浮点型数字信号处理器(DSP)硬核结构,在兼容定点数运算的同时,也为浮点数运算提供较好支持。目前各大现场可编程门阵列(FPGA)主流厂商在实现浮点数运算功能时均采用软核实现方式,即将浮点数运算算法映射到芯片上,通过逻辑资源和DSP模块实现。相比于传统方法,提出的硬核结构在不占用FPGA中其他逻辑资源情况下,仅利用DSP模块便能完成浮点数运算。设计中,充分考虑负载和时延影响,插入多级流水线,显著提高浮点数的计算效率。采用中芯国际(MCI)28 nm工艺设计并完成所提出的浮点型DSP硬核结构。仿真结果表明,所提出的硬核结构的单个浮点数加法和乘法效率为0.4 Gflops。     

DSP:数字时代的核心引擎

DSP的技术特点 清华大学电子工程系应启珩 DSP器件是一种非常适合于进行数字信号处理运算的微处理器,它特别适用于高度密集、重复运算及大数据流量的信号处理中。DSP相对于一般的微处理器在功能上作了扩充和增强。DSP采用了修正的哈佛(Harvard)结     

用LH9124开发通用FFT模板及其在SAR实时成像处理中的应用

新一代高分辨率、远作用距离机载合成孔径雷达(SAR)成像侦察系统中,作为实时成像处理器核心运算部件的高速DSP模板的研制是最为关键的一环,其他关键技术的方案和实现在很大程度上由它来决定.在SAR成像中所使用的时域-频域快速相干算法以FFT为时频变换工具,SHARP公司的DSP专用芯片LH9124及其配套芯片LH9320可以完成相应的高速FFT运算.本文介绍了采用LH9124/LH9320实现DSP运算的几种方案及F9124通用FFT模板的研制,主要用于完成SAR实时成像处理器方位多视处理过程的运算,通过合理配置可适用于其它需要高速DSP运算的场合.本文还概述了如何将LH9124/LH9320与TMS320系列DSP器件配合使用完成SAR实时臧像方位处理的方案.     

DSP与FPGA的SRIO互连设计

在DSP+FPGA的高速图像处理系统中,针对系统数据量大、运算复杂的特点,提出了一种基于SRIO协议的DSP与FPGA处理器互连,并进一步使用FPGA中的MPMC控制器连接DDR2SDRAM,实现了图像处理系统内部处理器的共享存储。该方法通过在DSP和FPGA上编程,实现了SRIO协议中的存储器映射I/O事务(LSU)方式的传输,处理器之间通过SRIO接口传输的数据速率达到3.125Gb/s。实验结果表明,该方法有效地实现了处理器之间数据稳定可靠的传输,使系统内的数据交换灵活快捷,提高了DSP的协处理能力,很好地满足了处理系统实时性的需求。     

一种高速数据采集处理系统的设计与实现

根据处理流程的并行可分性进行任务规划,提出了一种基于共享存储器的高速数据采集处理系统的设计方案.系统采用双数字信号处理器(DSP)流水线体系结构,一个DSP单元负责多路外部总线的信号采集、数据校验与过滤,另一个DSP单元完成数据运算、综合评估,二者并行工作大大提高系统的处理能力,能很好的满足快速实时数据采集和高效任务处理的需要.     

基于算法的DSP硬件结构分析

数字信号处理器(DSP)是专门针对数字信号处理运算而设计的微处理器芯片。本文在介绍DSP算法特点的基础上,指出了DSP的基本结构组成以及当前主流DSP的两种典型体系结构。分析了这两种结构各自的优缺点,最后根据DSP应用领域的新情况以及微处理器体系结构的发展,对DSP结构的发展提出了一些看法。     

集成微控制器功能的新型DSP架构

数字信号处理嚣(DSP)是专用的处理器，主要功能是高效率地执行信号处理算法。此外，应用中通常还需要执行传统的微控制器代码。为解决这一问题设计人员通常在系统中同时使用DSP和微控制器。但这样会增加产品的成本。本文介绍了一种新的DSP架构，它非常适合通用DSP算法，同时又可高效率地执行微控制器代码，并且有高效率的编译器性能。     

漫谈数字信号处理器

什么是数字信号处理器 数字信号处理器(DSP)主要针对代表连续信号的数字进行数学运算,以得到相应的处理结果。这种数学运算是以快速叶变换(FFT)为基础,对数字信号进行实时处理。近二十年来,由于集成电路技术的高速发展,使得用硬件来实现各种数字滤波和快速傅立叶变换成为可能,从而使DSP得到了极其迅速的发     

基于DSP＋FPGA技术的两点法非均匀校正模块设计

对两点非均匀算法进行了分析,并推导出了其公式的定点形式。利用DSP FPGA结构在硬件上实现了该算法。DSP负责浮点转定点运算;FPGA则实现非均匀校正公式定点形式的运算,其内部采用流水线技术,速度最高可达80MHz处理一个像素。该模块是在Altera公司的APEXII系列的FPGA上实现的,并且在运动目标红外凝视探测识别跟踪处理器上获得成功运用。     

红外预警实时图像处理系统设计与实现

以Xilinx公司的Virtex 5系列FPGA与TI公司TMS320C6455型高速DSP为核心处理器设计多核架构的应用于周扫式红外预警系统的实时图像处理平台。设计过程中,在FPGA内部引入多路扫描机制取代传统周扫式红外预警实时图像处理系统所采用的等待机制以改善系统的实时性;处理器间按SRIO协议实现高速通信,最终处理结果通过PCI-e传输模式发送至主控计算机。实验表明,所设计平台能够满足周扫式红外预警系统实时性要求且在反应时间、虚警率和漏警率方面优于传统实时图像处理平台。     

FPGA based multi-channel variable-length FFT implementation

High-speed real-time digital frequency analysis is one major field of Fast Fourier Transform (FFT) application, such as Synthetic Aperture Radar(SAR) processing and medical imaging. In SAR processing, the image size could be 4 k×4 k in normal and it has become larger over the years. In the view of real-time, extensibility and reusable characteristics, an Field Programmable Gate Array(FPGA) based multi-channel variable-length FFT architecture which adopts radix-2 butterfly algorithm is proposed in this paper. The hardware implementation of FFT is partially reconfigurable architecture. Firstly, the proposed architecture in the paper has flexibility in terms of chip area, speed, resource utilization and power consumption. Secondly, the proposed architecture combines serial and parallel methods in its butterfly computations. Furthermore, on system-level issue, the proposed architecture takes advantage of state processing in serial mode and data processing in parallel mode. In case of sufficient FPGA resources, state processing of serial mode mentioned above is converted to pipeline mode. State processing of pipeline mode achieves high throughput.     

基于TMS320C6678的多核DSP加载模式研究

德州仪器TI推出的八核DSP芯片TMS320C6678是目前基于Keystone架构的最高性能的DSP器件,是市场上应用广泛的C6455高端处理平台升级的理想选择.本文主要研究了C6678 DSP程序的各种单核加载和多核加载的几种模式,主要用到多核boot技术,对EMIF16 FLASH boot引导模式、主机（PCIe接口）引导模式、I2C引导模式、SRIO引导模式、网络引导boot引导模式的方法做了研究,对TI的高性能多核架构DSP芯片的程序加载提供了有效的参考帮助.     

RapidIO技术在高速信号处理系统中的应用

RapidIO具有传输速度高、可靠性强、灵活性好、实现复杂度低的优点,可广泛应用于高速、海量数据传输等应用中。针对FMCW SAR系统实时性要求高、数据量大、传输率高的需求,提出了基于Ra-pidIO的信号处理系统数据传输方案。该方案以TI的高性能多核DSP TMS320C6678和Xilinx的Virtex6系列FPGA为RapidIO的互连设备实现高速数据传输,设备之间采用四路单通道的数据传输方式。测试结果表明,数据传输速度接近理论极限速度。在实际工作状态下能够满足FMCW SAR信号处理系统的数据传输要求。     

视频目标检测跟踪程序在多核DSP上的并行实现

高性能多核 DSP 的通信以及并行执行是多核系统设计的关键.文章分析了视频目标跟踪算法各模块的资源消耗,对各部分算法提出了并行计算的思路;提出改进的二值化掩膜法提取背景图像;提出辅助并行结构以使负载均衡;研究了 DSP多核通信的进程间通信(IPC)同步机制,运用流水线并行结构,实现三核同步并行处理系统.通过实验,测试了通信延迟时间,并把目标跟踪程序合理地划分到3个 DSP核中,实现并行处理,达到了实时性要求.     

基于EDMA实现TMS320C64X与FPGA的数据传输

结合TMS320C64XDSP＋FPGA信号处理平台,简述了TMS320C64X DSP的硬件结构,重点介绍直接存储器访问（EDMA）的硬件结构和配置方法。数据经现场可编程门阵列（Field-Pro-grammable Gate Array,FPGA）及DSP外部存储器接口（EMIF）由EDMA传输到数字信号处理器（DSP）片内,传输过程不需要CPU干预,并且采用乒乓缓冲结构,CPU同时可以进行数据处理,提高了数据传输、处理的速度,保证了实时性。     

High performance VLSI architecture for block based visible image watermarking

In this article, a novel block-based visible image watermark VLSI architecture design and its hardware implementation in field programmable gate array (FPGA) is proposed. In this watermarking process, 1D-DCT is introduced to facilitate hardware implementation. Mathematical model is developed to reduce the computational complexity for the calculation of embedding and scaling factors, which are used to make the resultant image of best quality with uniform watermark visibility. The proposed architecture has a 12–stage pipeline. Parallelism techniques are employed in block level in order to achieve high performance. A single 8-point fast 1D-DCT is used to calculate the DCT coefficient values of the host image and the watermark image to minimize the resource utilization and power consumption. The hardware implementation of this algorithm leads to numerous advantages including reduced power, area and higher pipeline throughput. The performance of the architecture is studied by implementing Xilinx Virtex V technology based FPGA with DSP 48E. Throughput achieved based on this VLSI architecture is 5.21 Gbits/s with a total resource utilization of 4058BELs.     

CORDIC算法的FPGA与DSP实现的优劣分析

介绍了坐标旋转数字计算机（CORDIC）的算法原理,分析了算法中旋转迭代次数、操作数位宽与精度的关系,在现场可编程门阵列（FPGA）芯片和数字信号处理器（DSP）芯片上用全流水、高并行结构分别实现了旋转模式下的CORDIC算法,并将两者的精度、时间效率、空间效率的优劣进行比较。结果表明,DSP数值精度比FPGA高且设计更灵活,可移植性更强;而FPGA速度远远快于DSP,消耗硬件资源更少。     

基于多FPGA的SAR成像信号处理机设计

文中针对FPGA在数字信号处理领域中一些区别于DSP的优点,以及SAR信号仿真与处理的大运算量、高数据通信量和实时性对成像处理机的可靠性和稳定性等特点,设计开发了一种基于多FPGA的SAR成像信号处理机。详细介绍了系统结构、数据通信方式以及FPGA配置等关键问题。