Turbo译码器的改进算法及FPGA实现

在传统的Turbo译码算法Log-MAP的基础上,对译码算法和SISO译码模块进行了优化,得到了改进的SW-Log-MAP算法,它在保证译码性能的前提下,大大降低了其运算复杂度,减少了存储空间。并且给出了改进译码算法硬件实现的设计方案,完成了Turbo译码器的FPGA实现,通过测试证明,译码器达到了设计要求。     

基于格雷码的无人机图像传输自适应译码算法

传统的无人机与地面接收机之间的信道编码采用Turbo码、LDPC码等.Turbo码和LDPC码译码复杂、实时性不足、硬件成本高,其中LDPC码在高信噪比时候易导致错误地板.格雷码运算复杂度低,运算时间少,硬件实现简单且功耗也相对更低.针对这一现状,本文提出了基于格雷码的无人机图像传输自适应译码算法.在格雷码软硬判决译码算法的基础上设计了依据奇偶校验位的译码判决机制.仿真结果表明,该算法复杂度低、运行速度快、可靠性好,硬件成本低,可在满足图像精度需求下自适应地选择合适的解码方法,提高解码速度.     

5G低密度奇偶校验码的低复杂度偏移最小和算法

为了提高低密度奇偶校验（LDPC）码偏移最小和（OMS）算法的误码性能,基于5G NR标准提出了一种5G LDPC码的低复杂度OMS算法。针对传统算法中偏移因子值计算不够准确问题,使用密度进化获取更加精准的偏移因子值,用于校验节点更新,以增强OMS算法的性能;并使用线性近似方法对获得的偏移因子值进行近似处理,在保证译码性能的情况下降低了算法的复杂度。针对变量节点振荡现象对译码的影响,将节点更新前后的对数似然比（LLR）消息值加权处理,削减变量节点的振荡性,提高了译码器收敛速度。仿真结果表明,与归一化最小和（NMS）算法和OMS算法相比,在误比特率（BER）为10^-5时所提算法译码性能可以获得0.3~0.5 dB的增益,平均迭代次数分别降低了48.1%和24.3%,同时与对数似然比-置信传播（LLR-BP）算法也只相差近0.1 dB。     

结构化LDPC码流水线译码器的仿真与设计

针对在结构化LDPC码译码器中使用流水线结构,对最小和分层译码算法进行了分析。为进一步提高译码器的性能,提出了一种修正分层最小算法,使得结构化LDPC码的译码器能使用流水线结构来增加系统吞吐量。根据修正算法,设计了一种低复杂度的译码器结构,并详细描述了串行校验节点处理器和灵活置换器这两个模块的设计。分析了流水线译码器对处理时延的提高,并仿真了同一码长不同译码算法的性能。仿真结果表明修正算法和最小和译码算法相比,性能上几乎没有损失,由于译码器采用了流水线结构,吞吐量提高了2到3倍,并能灵活的支持各种码长和码率的结构化LDPC码。     

基于GPU的LDPC增强准最大似然译码器并行实现

增强准最大似然(EQML)译码器对于码长较短的低密度奇偶校验(LDPC)码的译码性能优于传统置信传播(BP)译码器,可较好满足5G移动通信的高可靠性要求,但由于其计算结构复杂导致译码速度大幅降低。为提高EQML译码器的译码速度,提出一种基于GPU的EQML译码器并行化加速方案,压缩并存储不规则LDPC码的奇偶校验矩阵,通过对传统BP译码算法进行重新排序以最大化利用Kernel中的线程,并对再处理过程中的每个阶段进行多码字并行译码,实现内存访问优化及流并行译码。实验结果表明,基于GPU的EQML译码器在保持纠错性能的同时,相比基于CPU的EQML译码器的译码速度约提升了2个数量级。     

基于IEEE802．16e的LDPO编译码方案设计及实现

文中提出厂基于IEEE802.16e协议的LDPC码编译码器设计方案。在编码方案中,采用线性复杂度编码,设计了部分译码桶式移位器实现其核心部件矩阵向量乘法器,提高了编码速度,降低了逻辑资源占用量。在译码方案中,针对LOG-BP算法中非线性运算较复杂,译码过程中校验节点史新模块信息量大,消耗资源多的问题,提出用GORDIC算法实现校验节点更新模块,较之传统的LUT方法,节省了大量硬件资源。实验结果表明,本方案在保证LDPC编译码速度和性能的前提下,节约了硬件资源。     

高吞吐量QC-LDPC码分层译码设计

针对低密度奇偶校验译码器吞吐量较低、存储资源消耗较多的问题,提出一种QC-LDPC码分层译码算法。利用接收信道模块初始化似然比信息,并结合存储校验信息和后验信息给出基于分层最小和的节点自更新译码算法,根据后验信息符号位对译码器进行判决。仿真结果表明,改进译码器资源消耗相对于传统译码器减少20%,当迭代次数为10时,吞吐量可达516.8 Mb/s。     

基于最小和的高效LDPC译码算法

针对低密度奇偶校验（LDPC）译码算法性能低的问题,提出一种基于最小和的高效译码算法。该算法从概率的角度分析消息的传递过程中校验节点的更新过程,得到近似的最小和算法等式,并采用动态归一化因子提高译码性能。仿真实验表明,与BP译码算法相比,该译码算法在损失极少译码性能的情况下,不仅减少迭代过程中的计算量,而且提高了译码效率。     

基于置信传播算法的低密度校验码量化译码设计

介绍了二元输入连续输出无记忆AWGN信道下低密度校验 (LDPC)码的置信传播译码算法及其密度进化特性 .根据密度进化规律 ,分析了不同消息空间中的量化译码问题 .得出结论如下 :对于概率和概率差消息 ,只有高阶均匀量化才能获得满意的译码性能 ;似然比消息的适当对数量化可等价于对数似然比消息的均匀量化 ;对数似然比消息易于实现相对信道输入± 1的无偏对称量化 ,并有效利用消息的统计特性 .由非均匀量化在大消息区域分配的量化电平可以有效地促进算法收敛 .仿真结果表明 ,低阶非均匀量化优于均匀量化     

LDPC码在LTE-Advanced中的应用及编译码算法研究

通过分析LTE-Advanced系统中LDPC码的校验矩阵构造方法,找到了与LTE兼容的低码率扩展方法,针对该扩展方法提出了两种优化的编码算法,并在MATLAB平台的仿真测试环境下,通过最小和译码算法进行译码。测试结果表明,LDPC码非常适合用于高速传输系统中,仿真对比得到的最优修正值使译码性能得到改善,能满足高精度的数字信号传输需要。为LTE-Advanced系统的信道编解码器的硬件设计提供了一套有效的编译码算法方案,具有较好的实用价值。     

基于GPU的低密度奇偶校验码译码加速技术

随着通信技术的发展,通信终端逐渐采用软件的方式来兼容多种通信制式和协议。针对以计算机中央处理器（CPU）作为运算单元的传统软件无线电架构,无法满足高速无线通信系统如多进多出（MIMO）等宽带数据的吞吐率要求问题,提出了一种基于图形处理器（GPU）的低密度奇偶校验（LDPC）码译码器的加速方法。首先,根据GPU并行加速异构计算在GNU Radio 4G/5G物理层信号处理模块中的加速表现的理论分析,采用了并行效率更高的分层归一化最小和（LNMS）算法;其次,通过使用全局同步策略、合理分配GPU内存空间以及流并行机制等方法减少了译码器的译码时延,同时配合GPU多线程并行技术对LDPC码的译码流程进行了并行优化;最后,在软件无线电平台上对提出的GPU加速译码器进行了实现与验证,并分析了该并行译码器的误码率性能和加速性能的瓶颈。实验结果表明,与传统的CPU串行码处理方式相比,CPU+GPU异构平台对LDPC码的译码速率可提升至原来的200倍左右,译码器的吞吐量可以达到1 Gb/s以上,特别是在大规模数据的情况下对传统译码器的译码性有着较大的提升。     

Efficient graphics processing unit based layered decoders for quasicyclic low‐density parity‐check codes

Because layered low‐density parity‐check (LDPC) decoding algorithm was proposed, one can exploit the diversity gain to achieve performance comparable to the traditional two‐phase message passing (TPMP) decoding but with about twice faster decoding convergence compared to TPMP. In order to reduce the decoding time of layered LDPC decoder, a graphics processing unit (GPU) is exploited as the modem processor so that the decoding procedure can be processed in parallel using numerous threads in the GPU. In this paper, we present the parallel algorithms and efficient implementations on the GPU for two different layered message passing schemes, the row‐layered and column‐layered decoding. In the experiments, the quasicyclic LDPC codes for WiFi (802.11n) and WiMAX (802.16e) are decoded by the proposed layered LDPC decoders. The experimental results show that our decoder has good bit error ratio (BER) performance comparable to TPMP decoder. The peak throughput is 712 Mbps, which is about two orders of magnitude faster than that of CPU implementation and comparable to the dedicated hardware solutions. Compared to the existing fastest GPU‐based implementation, the presented decoder can achieve a performance improvement of 2.3 times. Copyright © 2013 John Wiley & Sons, Ltd.     

采用并行分层译码的LDPC译码器设计研究

基于并行分层译码算法的LDPC译码器可以使用较小的芯片面积实现较高的译码速率。提出一种基于该算法的译码器硬件设计方法。该设计方法通过使用移位寄存器链,来进一步降低基于并行分层译码算法的译码器芯片面积。该硬件设计使用TSMC 65 nm工艺实现,并在实现中使用IEEE 802.16e中的1/2码率LDPC码。该译码器设计在迭代次数设置为10次时可实现1.2 Gb/s的译码速率,芯片面积1.1 mm2。译码器设计通过打孔产生1/2至1之间的连续码率。     

TLP-LDPC: Three-Level Parallel FPGA Architecture for Fast Prototyping of LDPC Decoder Using High-Level Synthesis

Low-Density Parity-heck Codes (LDPC) with excellent error-correction capabilities have been widely used in both data communication and storage fields, to construct reliable cyber-physical systems that are resilient to real-world noises. Fast prototyping field-programmable gate array (FPGA)-based decoder is essential to achieve high decoding performance while accelerating the development process. This paper proposes a three-level parallel architecture, TLP-LDPC, to achieve high throughput by fully exploiting the characteristics of both LDPC and underlying hardware while effectively scaling to large-size FPGA platforms. The three-level parallel architecture contains a low-level decoding unit, a mid-level multi-unit decoding core, and a high-level multi-core decoder. The low-level decoding unit is a basic LDPC computation component that effectively combines the features of the LDPC algorithm and hardware with the specific structure (e.g., Look-Up-Table, LUT) of the FPGA and eliminates potential data conflicts. The mid-level decoding core integrates the input/output and multiple decoding units in a well-balancing pipelined fashion. The top-level multi-core architecture conveniently makes full use of board-level resources to improve the overall throughput. We develop an LDPC C++ code with dedicated pragmas and leverage HLS tools to implement the TLP-LDPC architecture. Experimental results show that TLP-LDPC achieves 9.63 Gbps end-to-end decoding throughput on a Xilinx Alveo U50 platform, 3.9x higher than existing HLS-based FPGA implementations.     

CMMB中LDPC码的编译码研究及仿真性能分析

CMMB中采用了先进的信道纠错码LDPC码和OFDM调制技术,在移动多媒体电视标准中具有领先地位。通过分析LDPC码的校验矩阵规律,采用适合CMMB标准的改进LU分解编码算法,大大减少了存储资源的使用,并在MATLAB平台的仿真测试环境下,通过最小和译码算法进行译码,测试结果表明,LDPC码非常适用于高速传输系统中,仿真对比得到的最优修正值使译码性能改善,能满足高精度的数字信号传输需要。为CMMB的信道编解码器的硬件设计提供了一套有效的编译码算法方案,具有较好的实用价值。     

Hybrid weighted bit flipping low density parity check decoding

Low density parity check codes (LDPC) exhibit near capacity performance in terms of error correction. Large hardware costs, limited flexibility in terms of code length/code rate and considerable power consumption limit the use of belief-propagation algorithm based LDPC decoders in area and energy sensitive mobile environment. Serial bit flipping algorithms offer a trade-off between resource utilization and error correction performance at the expense of increased number of decoding iterations required for convergence. Parallel weighted bit flipping decoding and its variants aim at reducing the decoding iteration and time by flipping the potential erroneous bits in parallel. However, in most of the existing parallel decoding methods, the flipping threshold requires complex computations.In this paper, Hybrid Weighted Bit Flipping (HWBF) decoding is proposed to allow multiple bit flipping in each decoding iteration. To compute the number of bits that can be flipped in parallel, a criterion for determining the relationship between the erroneous bits in received code word is proposed. Using the proposed relation the proposed scheme can detect and correct a maximum of 3 erreneous hard decision bits in an iteration. The simulation results show that as compared to existing serial bit flipping decoding methods, the number of iterations required for convergence is reduced by 45% and the decoding time is reduced by 40%, by the use of proposed HWBF decoding. As compared to existing parallel bit flipping decoding methods, the proposed HWBF decoding can achieve similar bit error rate (BER) with same number of iterations and lesser computational complexity. Due to reduced number of decoding iterations, less computational complexity and reduced decoding time, the proposed HWBF decoding can be useful in energy sensitive mobile platforms.     

基于深度学习的低复杂度LDPC译码器

在信道译码结合深度学习技术的研究中,维数限制问题一直是研究者们寻求突破的重点。由于深度神经网络是储存密集型,深度神经网络信道解码器通常需要比传统置信传播(BP)译码大得多的计算和内存开销。为了缓解这个问题,提出了一种应用于LDPC码的改进的神经网络译码器。根据深度神经网络信道解码器中权重参数值分布,有选择性地对新的神经网络解码器添加权重参数,通过限制训练参数数量,降低了深度神经网络信道解码器的规模,并且算法与BP译码相比取得了较大译码增益。