共栅共源结构GaN HEMT开关模型

为了计算共栅共源结构高压氮化镓(GaN)器件开关损耗,提出一种共栅共源结构GaN器件开关过程及损耗模型.通过考虑共栅共源结构中印制电路板(PCB)和引线寄生电感以及器件结电容,得出共栅共源结构GaN器件的等效电路模型,进而得到测试开关特性的双脉冲等效电路.按时间顺序将开通过程分为5个阶段,将关断过程分为4个阶段,对双脉冲等效电路进行分析和简化,并计算得出各个阶段中共栅共源结构GaN器件电压电流时域表达式,从而得到开关过程波形及损耗.在不同驱动电阻和开关电流下进行双脉冲实验,模型与实验的开关波形及损耗较吻合,表明所提出模型较准确.     

共栅共源结构GaN HEMT开关模型

为了计算共栅共源结构高压氮化镓(GaN)器件开关损耗,提出一种共栅共源结构GaN器件开关过程及损耗模型.通过考虑共栅共源结构中PCB和引线寄生电感以及器件结电容,得出共栅共源结构GaN器件的等效电路模型,进而得到测试开关特性的双脉冲等效电路.按时间顺序将开通过程分为5个阶段,关断过程分为4个阶段对双脉冲等效电路进行分析和简化,并计算得出各个阶段中共栅共源结构GaN器件电压电流时域表达式,从而得到开关过程波形及损耗.在不同驱动电阻和开关电流下进行双脉冲实验,模型与实验的开通、关断过程波形及损耗较吻合,表明所提出模型较准确.     

漏极接触孔到栅间距对GGNMOS保护器件的影响

研究了不同漏极接触孔到栅间距对深亚微米单叉指栅接地N型金属氧化物半导体静电放电保护器件性能的影响,并分析了相关物理机制．基于中芯国际018μm互补金属氧化物半导体工艺进行流片,并进行传输线脉冲测试,得到了不同漏极接触孔到栅间距(DCGS)值的保护器件单位宽度失效电流水平的变化趋势．结合器件仿真,分析了保护器件的电、热分布情况．研究结果表明,DCGS值的增大,使电流密度峰值向远离沟道的方向移动,从而降低了尖端放电的风险．同时,当DCGS值增大到一定阈值时,由于漏区与衬底温度达到平衡,因此失效电流水平出现饱和趋势．     

基于Levenberg-Marquardt算法的碳化硅MOSFET建模研究

为了更快速准确地对碳化硅MOSFET功率器件进行开关行为预测与分析,需要建立其静态和动态行为模型. 静态模型包括不同温度下的转移特性曲线和输出特性曲线,以及寄生非线性电容曲线等. 提出了一种基于EKV公式改进的曲线拟合公式和一种新的非线性电容拟合公式,利用Levenberg-Marquardt算法进行参数拟合,建模速度快,模型误差小. 动态模型在考虑封装寄生电感和寄生非线性电容等非理想条件下,分别建立器件导通和关断过程每一个阶段的栅源极电压、漏源极电压、肖特基二极管电压、栅极电流和漏极电流的电路微分方程组,再以每一个阶段结束时的状态变量作为下一个阶段的初始条件. 采用4阶龙格库塔法求解上述微分方程组的数值解,并与LTspice仿真波形进行对比分析. 结果表明,上述建模方法能较好地描述器件的动态行为特性.     

PD-SOI NMOSFET负微分电导现象的模拟分析

对无体接触的深亚微米部分耗尽型SOI NMOSFET器件的输出特性分别进行了等温、非等温和非等温能量输运3种模式的模拟,结果表明:SiO2埋层的低导热率使器件在静态工作条件下硅膜温度上升,电子迁移率降低,漏端电流减小;同时,电子温度上升使电子扩散率增加,在无体接触情况下体区电子密度升高,体电势降低,漏端电流减小.通过对模拟结果的分析认为电子迁移率降低和扩散率升高是造成PD-SOI NMOSFET负微分电导现象的主要原因.     

一种低温漂系数的高性能基准电压源

为了在宽温度范围内得到较低温漂系数的输出电压,设计了一种电压补偿模式结构的高精度基准电压源,采用栅源电压差分对作差的方式对该基准电压进行温度补偿.MO S管线性区电阻在工作在亚阈值区的2个MO S管的栅源电压差作用下,产生温漂系数较低的偏置电流,通过不同标准电压下的晶体管产生基准电压.基于180 nm CMOS器件模型...     

电性源发射端接地电阻的理论计算及影响因素分析

在电性源电法勘探中,发射端通常需要布置接地的长导线,同时需要确定供电电流的大小。如果接地电阻过大,就会导致供电电流太小。因此需要了解如何布置接地电极才能有效的降低接地电阻。本文从满足的稳定电流场理论出发,将大地视为半空间均匀无限介质,在计算不同形体接地电极的接地电阻的基础上,分析了接地电阻的影响因素,总结和提出了降低接地电阻的方法。     

薄膜全耗尽CMOS/SOI器件研究

在对全耗尽SOIMOS器件进行了大量研究的基础上,采用金属栅工艺,并采用了LDD结构以减小热载流子效应,防止漏的击穿,还采用了突起的源漏区,以增加源漏区的厚度并减小源漏区的串联电阻,以增强器件的电流驱动能力,降低了寄生电阻,减小了静态功耗.实现了性能优良的全耗尽金属栅FD SOICMOS器件.与常规工艺的器件相比,提高了输出驱动电流,也改善了器件的亚阈值特性,特别是在沟道掺杂浓度比较低的情况下能得到非常合适的阈值电压.NMOS器件的饱和电流为0.65 mA/μm;PMOS器件的饱和电流为0.35 mA/μm.     

隧穿电流影响下的小尺寸电路设计

对于具有超薄的氧化层的小尺寸MOSFET器件,静态栅隧穿漏电流的存在严重地影响了器件的正常工作,基于新型应变硅材料所构成的MOSFET器件也存在同样的问题。为了说明漏电流对新型器件性能的影响,利用双重积分方法提出了小尺寸应变硅MOSFET栅隧穿电流理论预测模型,并在此基础上,基于BSIM4模型使用HSPICE仿真工具进行了仔细的研究,定量分析了在不同栅压、栅氧化层厚度下,MOSFET器件、CMOS电路的性能。仿真结果能很好地与理论分析相符合,这些理论和实验数据将有助于以后的集成电路设计。     

与温度、电压及工艺涨落无关的CMOS电流基准

利用工作在亚阈值区的MOS管代替传统电流基准中的三极管或电阻器件,实现了一款全CMOS器件的电流基准.利用PMOS管的体效应实现进一步的温度补偿;利用共源共栅和反馈结构有效地增加了基准电流源德电源抑制比;并利用当工艺发生偏差时CMOS管阈值电压、电子（空穴）迁移率和亚阈值区MOS管漏源电流之间的关系,降低了工艺涨落对基准电流的影响.本设计采用Cadence公司的Spectre软件以及CSMC公司的0.5 μm CMOS混合信号模型进行仿真设计,设计的基准电流中心值为1.62 μA.综合考虑温度、电压和工艺涨落对电流基准的影响,温度系数为1.58×10－4%/℃,电源抑制比为90.5 dB,工艺涨落仅造成基准电流±3.5%的变化.     

功率VDMOS 器件高温直流应力下退化及失效机理研究

研究了垂直双扩散金属氧化物半导体(VDMOS)功率器件在高温和直流应力下的退化和失效过程及机理。测量了栅极阈值电压[U_(GS(th))]、栅极-源极漏电流(I_(GSS))、静态漏极-源极通态电阻[R_(DS(on))]、漏极-源极击穿电压(U_(DSS)),发现R_(DS(on))在应力时间672～864 h范围内开始变大直至测试结束,其他各项电学参数总体保持稳定。测量了器件结到热沉的热阻(R_(TH)), R_(TH)保持稳定。研究表明器件的栅极、漏极、器件内部结构和焊料、管壳基本不受应力影响。对烧毁的器件进行微区分析,扫描电镜图片表明损坏区域在源极上表层和源极引线位置,和电学参数、R_(TH)值的分析相一致。R_(DS(on))的增加是由包括引线在内的源极封装和源极欧姆接触电阻增大导致,超过阈值时将导致器件烧毁。研究结果有助于提高恶劣工况下的VDMOS功率器件可靠性。     

300MW机组低压加热器疏水系统优化

火电厂热力系统不同疏水方式对机组的经济性有很大影响.使用疏水冷却器,可以降低疏水温度,达到回收疏水热量的目的.疏水泵则因其能够截流疏水而达到接近混合式加热器的抽汽热量利用效果.通过等效热降法分别对疏水泵和疏水冷却器的节能效果进行了计算分析,并以国产N300—16.7/537/537机组为例,论证了300MW机组的低加回热系统在设计工况下采用疏水泵可以提高机组的热经济性能.实践表明：等效热降法对热力系统的节能改造及经济运行具有重要的指导意义,可为热力系统的节能改造提供数据支持.     

疏水冷却器的热经济性分析

基于热力系统矩阵热平衡方程,建立定功率条件下,疏水冷却器对机组热经济性影响的数学模型.研究加热器不同连接方式,发现热经济性的变化仅与相邻级热耗变换系数、疏水放热量变化幅度及疏水流量相关.运用该模型分别对某N600-16.7/537/537机组和N600-24.2/566/566机组进行计算,结果与热平衡法基本一致,但计算方法较其简捷.     

超深亚微米n沟道Si-MOSFET中栅介质的击穿

通过改变Si-MOSFET的栅电压、源电压、漏电压和栅氧化层厚度等参数,分析和求解栅介质下载流子迁移率、沟道内电流密度、电场、雪崩产生密度以及隧穿电流的变化,得出当源、漏偏压分别为0.5V和1.0V时,增大栅极电压到18V时,栅氧化层(3nm)被永久性击穿;而在栅、源、漏偏压分别为5V、0.5V、1.0V不变时,减薄栅氧化层到0.335nm时,栅氧化层被永久性击穿。     

AlGaN/GaN HEMT研制及特性分析

以蓝宝石为衬底研制出栅长1μm AlGaN/GaN HEMT．在室温下,测试该器件显示出良好的输出特性和肖特基伏安特性,最大跨导160mS/mm,栅压1V下饱和电流720mA/mm,击穿电压大于50V．分析了几个关键工艺对器件特性的影响,指出较大的欧姆接触电阻(3.19Ω·mm)限制了器件性能进一步提高,需提高肖特基接触的势垒高度．     

DDDMOS特性研究与建模

从TCAD实验出发，研究Double Diffused Drain MOSFET（简称DDDMOS）漂移区电阻与终端电压的非线性关系以及大电流效应等；以单位面积下漂移区自由载流子浓度为基础，得出漂移区电阻的解析模型。DDDMOS可以简化成低压MOSFET与漂移区电阻的串联网络，结合低压MOSFET模型和漂移区电阻模型，求解等效网络得出DDDMOS完整的模型。该模型在不同的电压区域都能够较好地反应TCAD模拟结果。     

关节轴承中微凸体的热分析

为研究关节轴承内外圈摩擦副上微凸体在相对滑动过程中的摩擦热问题,建立半球状微凸体相对光滑平面滑动的模型,对点热源导致的温升进行积分,计算关节轴承内外圈在微凸体接触面处的稳态温升分布. 分别计算微凸体在弹性接触与塑性接触状态下接触面的稳态温升分布,并研究了在不同角速度和载荷下接触面沿速度方向的温升变化. 给定在一定范围内变化的载荷及速度,分别计算绘制出了两种不同型号关节轴承中的微凸体在接触区的最大闪温图. 计算结果表明:内圈微凸体在接触区的温升是对称分布的,最大温升位于接触面的中心点,外圈接触区后沿的温升大于前沿的温升,最大温升出现在中心点偏后沿的位置. 轴承角速度或微凸体载荷越大,接触区的温升越大. 在低速重载工况下,微凸体的最大闪温值较小;而在高速情况下,微凸体的最大闪温值较大. 关节轴承在工作时应注意载荷和角速度的控制,防止因微凸体摩擦生热过多从而造成轴承使用性能受损.     

直流电弧等离子炬温度场-电场分布特性数值模拟

直流电弧等离子体是近年来放射性固废处理领域的重点开发技术。本文以直流非转移弧等离子炬为对象,基于Fluent软件UDF与UDS的二次开发功能,将数值模拟过程与工质气的物性参数、控制方程组源项变化以及电极电流分布进行动态链接,建立了二维轴对称的磁流体动力学(MHD)计算模型;通过求解流体力学控制方程组与麦克斯韦方程组,并采用合理的边界条件,得到了等离子炬内的温度场、速度场以及电流电势分布规律。结果显示,阴极附近电位降显著,电流密度分布集中;层流条件下弧柱区温度分布均匀,中心温度为全流域最高,区域边缘温度梯度较大;阳极附近存在电流密集分布区域,可作为弧根位置预测依据。研究工作同时为等离子炬电极寿命-射流热效率的耦合分析计算奠定了方法基础。     

4H-SiC monolithic Darlington transistors with slight current gain drop at high collector current density

Profit from high current gain features, 4 H-Si C power Darlington transistor has the capacity for handling high current transmission. In this paper, monolithic Darlington transistors were fabricated using a simultaneous formation process for both n-type(emitter) and p-type(base) ohmic contact. The isolated device shows current gain of 1061 and 823 with collector current density(JC) increasing from 200 to 800 A/cm2, exhibiting a slight current gain drop at high JC. By extracting the interface state density(Dit) between Si O2 and p-type 4 H-Si C, it is found that this advantage owes to the improvement of the shallow bulk minority carrier lifetime in base region. Furthermore, ISE-TCAD(technology computer aided design) simulation was carried out to study the relationship between base minority lifetime and the current gain, from which the total base minority lifetime is estimated to be 48 ns. The open base breakdown voltage(BVCEO) is 850 V at a leakage current of 2 μA due to the electric filed crowding at the isolation bottom between drive bipolar junction transistor(BJT) and output BJT. To solve this, non-isolated devices were also fabricated with improved BVCEOof 2370 V, indicating the superior potential of 4 H-Si C monolithic Darlington transistors for high power application, while the current gain is deceased to 420, which needs further improvement.