重叠组合法的芯片级三维寄生电容提取及其并行实现

采用双向区域重叠组合法，基于三维层次式块边界元法实现了芯片级的互连电容提取．该方法将芯片切分为大量小规模区域。用全局场求解器计算各子区域电容矩阵，可方便地组合出整个芯片的电容矩阵；同时分析了其计算量和精度，并进行了并行计算实验．对实际版图结构的数值实验验证了有关分析结论，表明该方法高效、可靠、并行性能好．     

三维VLSI互连寄生电容提取的研究进展

随着VLSI电路集成密度急剧增长及特征尺寸不断缩小，互连寄生参数提取已成为集成电路辅助设计中的一个研究热点。目前，三维互连寄生电容提取的研究得到广泛关注，并取得了很大进展。针对这一热点，结合作者的研究工作，对三维电容提取方法进行综述，详细阐述国内外的相关研究进展情况。重点介绍间接、直接边界元方法，以及维度缩减技术和区域分解法等半解析方法。     

三维互连电容提取中复杂形体的通用处理方法

介绍一种在三维互连电容提取中处理复杂形体结构的通用方法．该方法将复杂形体结构用多个简单形体结构描述，简单形体结构之间允许包含或重叠；通过形体运算构造出原复杂形体结构．该方法和相应的算法已在基于边界元素法的三维互连寄生电容提取软件QBEM中实现．数值计算结果表明，文中方法可靠，适用于各种复杂形体结构并有很高的效率．     

工艺参数变动下的三维互连电容快速模式建库方法

针对工艺不稳定性所带来的三维互连电容模式提取耗时激增的问题，提出一种增量式快速模式建库方法．该方法基于直接边界元计算，在2个紧邻工艺变动组合计算中，仅对前一组合计算所得的系数矩阵与右端项作局部修改，并取经预测修正的结果作为初值迭代提取后一工艺变动组合的电容，有着很高的精度和较高的加速比．     

VLSI三维电容的多极提取新方法

随着超大规模集成电路(Very Large Scale Integrated circuits，VLSI)的高速发展和深亚微米工艺及多层布线技术的广泛应用，器件的密度急剧增长、工作频率不断增加，使互连寄生效应成为制约电路延迟、功耗以及可靠性等重要性能的瓶颈之一。快速、精确地提取三维互连寄生电容已成为高性能集成电路设计中的一个关键环节，也是VLSI设计自动化领域一个热点课题。近十年来，间接边界元多极加速电容提取算法取得了重要的进展，但离实现全路径全芯片电容提取的目标还有很长距离。     

3-D寄生电容直接边界元提取的预条件方法

集成电路密度的不断提高对寄生电容提取的精度和速度提出了越来越高的要求,文章应用直接边界元法提取互连电容,对一种GMRES预条件算法做出修改并应用于实际计算中。两个典型算例的理论分析和实际计算表明,这种预条件方法可以降低方程的迭代次数约30%,明显减少方程求解时间。     

层次式直接边界元计算VLSI三维互连电容

文中将Ａｐｐｅｌ处理多体问题的层次式算法思想实现于直接边界元法,用以计算ＶＬＳＩ三维互连寄生电容。直接边界积分方程同时含有边界上的电势与法向电场强度,能比间接边界元法更方便地处理多介质及有限介质结构,直接边界元法的层次式计算涉及对三种边界（强加边界、自然边界与介质交界面）及两种积分核（１／ｒ与１／ｒ＾３）的处理,显著区别于基于间接边界元法、仅处理强加边界与一种分核的层次式算法。文中以边界元的层次划     

面向高精度寄生参数提取与时延分析的集成电路版图数据转换方法

为了进一步提高集成电路互连寄生参数提取和电路时延分析的准确性,实现基于准确场求解器的线网寄生参数提取,提出一种快速、准确的集成电路版图数据转换方法.该方法读入二维GDSII版图数据和垂直工艺信息,基于一种扫描线算法判断导体块之间是否连接或重叠;然后利用链表、并查集等数据结构有效地描述三维互连结构及导体间连通关系,为后续电容提取和互连时延分析提供必要信息;最后输出电容提取场求解器所需的三维互连结构数据.基于实际版图的实验结果表明,文中方法比基于多边形两两判断的算法快4~7倍,且加速比随处理版图规模的增大而增大;该方法整体上具有O(nlog n)的时间复杂度,其中n为导体块数目,能够快速处理含1万块以上导体的大规模集成电路设计版图.     

三维互连阻抗的混合边界积分方程提取算法

基于混合边界元三维互连阻抗提取方法,针对其离散线性方程组的特点,提出有效的稀疏矩阵组织和矩阵行列调整技术,以及一种预条件迭代求解技术,这些技术结合起来形成了一种有效的三维互连阻抗提取算法.该算法在保证计算精度的同时,速度优于MIT最新的提取算法FastImp.最后通过2个典型互连结构的数值实验验证了该算法的有效性.     

互连寄生电容器中屏蔽导体的快速判断

应用层次式Ｚ缓冲区可视性算法的思想,实现了一种互连寄生电容器中屏蔽导体的快速判断算法,能准确地确定对电容值影响较小的导体,并加以消除,当用边界元法提取甚多环境导体对关键路径产生的寄生电容时,可在满足计算精度的条件下,显著地提高计算速度。     

LSI layout using hierarchical design with compaction

A bottom up hierarchical design method for large scale integrated (LSI) circuit layout is suggested. Compaction of layout is used to obtain the 100% routing of connections at a high density of components. The hierarchical approach to layout design allows the realization of power buses and special nets by step shaped paths. Simultaneous design of two adjacent hierarchical levels is used to achieve the optimal arrangement of exit points of blocks.     

Layout aid for the design of VLSI circuits

VLSI (very large scale integration) circuits are the most complex chips yet developed, typically having over 50 000 transistors. Some examples are a 16 kbit static RAM chip or a 16 bit microprocessor chip. The complexity of these chips necessitates the invention of new techniques in order to reduce production costs and design time.The design cycle of an IC (integrated circuit) consists of a series of complex tasks often requiring more than a year to complete. As ICs grow in complexity, the cycle time increases and could potentially become too lengthy to be realistic. One of the most time consuming tasks in the design cycle is laying out a circuit. This paper describes a new layout aid that will significantly reduce the layout time.In this new layout aid, a designer is required to digitize an approximate layout, fully routed but loosely placed. From this approximate layout, two graphs are created, one representing the relative vertical position of each circuit element in the loose sketch, and the other representing their relative horizontal position. In the graphs, modes indicate the coordinate locations and branches indicate minimum spacing requirements due to design rules. An optimization technique, namely the longest path algorithm, is invoked to compact the circuit. In the original layout, design rule violations may be overlooked, which will prevent the longest path algorithm from converging. A method is devised to resolve this problem. Results of empirical testing of the new layout aid are reported.     

建立在模拟集成电路上的边界扫描设计

对模拟芯片边界扫描测试方法进行了研究,结合IEEE1149.1标准框架结构和IEEE1149.4标准混合信号测试总线思想构建了模拟芯片边界扫描测试电路,运用了数字移位寄存器和模拟开关构成模拟边界扫描单元,并编写了TAP控制器及其它电路的VHDL代码,通过实验仿真验证了测试电路的可行性。测试电路可以完成模拟芯片的简单互连测试以及性能测试。     

版图单元重叠提取

提出了一种新的版图单重叠提取方法。在算法中引进了单元抽象的概念,通过使用单元抽象能正确地提取单元之间的各种重叠。在单元提取中生成单元的抽象,然后把这个抽象映射到上级单元,以进行上级单元的提取,并形成单元之间的连接。目前该算法已在层次式版图电路提取器中实现。     

精英导向型差分变异多目标烟花算法及其在模拟集成电路设计中的应用

在应用微型化技术进行大规模模拟集成电路设计过程中,存在多个性能指标相互冲突的问题,因此,提出一种精英导向型多目标差分变异烟花算法(GMOFWA-DV),利用粒子进化信息引导爆炸,提高算法搜索效率,同时采用差分算法中变异、交叉综合变异方式,增强粒子间信息交流以及导向策略的适用性.将该方法与其他3种算法进行仿真实验比较,实验结果验证了所提出算法的有效性.将该方法应用于CMOS模拟集成电路设计参数优化的实际工程应用中,可以降低模拟集成电路设计的开发周期.     

基于DCCA-IWO-MKSVM的模拟电路故障诊断方法

为了提高模拟电路故障的诊断效果,提出基于DCCA-IWO-MKSVM的模拟电路故障诊断方法。采用DCCA算法对模拟电路的故障特征进行提取,构造新的融合特征。对支持向量机的核函数进行线性组合构造新的多核函数,并用IWO算法对其参数进行优化,以构建最优故障诊断模型,用于融合特征的学习分类。故障诊断实验结果表明:对于融合特征的故障诊断效率,该算法要优于单核函数的IWO-SVM算法,且整个故障诊断系统的诊断效果具有较高的准确率。     

层次聚类LSSVM在模拟电路故障诊断中的应用

文中借鉴层次聚类的思想,采用正向训练、反向测试的方法构造了层次聚类最小二乘支持向量机,并针对容差模拟电路的故障诊断问题,在利用核主元分析法提取其故障特征的基础上,采用所构造的层次聚类最小二乘支持向量机对模拟电路的软故障进行了诊断,并与常用的1对1、1对多算法进行比较,结果表明该方法简化了分类器的结构,缩短了训练测试时间,提高了故障识别率。     

An analog silicon retina with multichip configuration

The neuromorphic silicon retina is a novel analog very large scale integrated circuit that emulates the structure and the function of the retinal neuronal circuit. We fabricated a neuromorphic silicon retina, in which sample/hold circuits were embedded to generate fluctuation-suppressed outputs in the previous study . The applications of this silicon retina, however, are limited because of a low spatial resolution and computational variability. In this paper, we have fabricated a multichip silicon retina in which the functional network circuits are divided into two chips: the photoreceptor network chip (P chip) and the horizontal cell network chip (H chip). The output images of the P chip are transferred to the H chip with analog voltages through the line-parallel transfer bus. The sample/hold circuits embedded in the P and H chips compensate for the pattern noise generated on the circuits, including the analog communication pathway. Using the multichip silicon retina together with an off-chip differential amplifier, spatial filtering of the image with an odd- and an even-symmetric orientation selective receptive fields was carried out in real time. The analog data transfer method in the present multichip silicon retina is useful to design analog neuromorphic multichip systems that mimic the hierarchical structure of neuronal networks in the visual system.     

基于图匹配的分层布局算法

针对节点数目较大并且度数比较平均的无向图,根据分层扩展的思想,提出一种基于图匹配的分层布局算法（Graph Matching Hierarchy,GMH）。基于图匹配思想对大图进行递归化简,然后应用FR算法对最粗化图进行布局,最后利用质心布局算法对图进行扩展。实验结果表明,GMH算法能够提高可视化效率,改善布局效果,且分层布局的结果更易于理解。 