小型化宽带细步进频率合成器设计

在通信侦察系统中,超外差接收体制为适用范围很广的一种侦察体制,频率合成器是其中必不可少的重要组成部分.针对现在工程项目中实现频率合成器宽频带、细步进、低相位噪声的目的,相比于单环锁相环设计,文中通过多环设计方法实现了频率合成器杂散抑制、相位噪声等技术指标上的提高.通过在某机载项目上进行验证,实现了3.7～6.8 GHz...     

锁相环频率合成器相位噪声分析

频率合成器的相位噪声直接影响动目标雷达的改善因子。本文着重对锁相环频率合成器的相位噪声进行了较全面的分析，并对其中各组成部件的相位噪声也做了分析，分析的结果与实际测量结果基本吻合。文中最后提出了改善ＰＬＬ频率合成器相位噪声的办法。     

一种L波段的小步进频率合成器

详细分析了直接数字合成(DDS)和锁相环(PLL)的基本原理、特点及相位噪声特性。将DDS与PLL技术结合,取长补短,可以在不降低杂散性能要求的前提下实现小步进的频率合成器。在此基础上提出了一种DDS+PLL+混频的L波段小步进频率合成器的实现方案。根据方案,选择DDS芯片AD9850和PLL芯片ADF4112来搭建电路。给出了试验测试结果。测试结果表明,在L波段实现了相位噪声-94dBc/Hz@1kHz,杂散抑制-60dBc,频率步进1kHz,验证了该方案的可行性。     

基于DDS+PLL的频率合成器设计

简述了用直接数字合成器（DDS）STEL-1173和锁相环（PLL）Q3236所设计的频率合成源的实现方案,重点对硬件设计中的注意事项进行了详细说明,并且对系统的相位噪声和杂散性能做了简要分析,最后给出了系统测试结果。     

小数频率合成器介绍

频率合成器是从一个或多个参考频率中产生多种频率的器件,频率合成器在无线通信中有着广泛的应用。本文主要介绍采用最新技术的小数频率合成器以及其相对于整数频率合成器的优点。     

一种用于认知无线电的快速频率合成器设计

为了研制一种锁定时间短、相位噪声低、杂散抑制度高的频率合成技术,采用了直接数字式频率合成器(DDS)驱动锁相环(PLL)的结构。该频率合成器综合了DDS频率转换速度快、频率分辨率高和PLL输出频带宽、输出杂散低的优点。基于该结构研制实现了输出频率范围为700～800 MHz的宽带频率合成器,实验结果表明该频率合成器扫描模式Δf=1 MHz锁定时间不超过20μs,跳频模式Δf=50 MHz的定时间不超过30μs,近端杂散抑制度优于-50 dBc。     

直接数字频率合成器的频谱特性的分析

现代通信系统对合成源的技术指标提出了越来越高的要求，可变参考源驱动的锁相频率合成器是一种较好的解决方案。直接数字频率合成器（ＤＤＦＳ）作为可变参考源是比较理想的。本文对直接数字频率合成器（ＤＤＦＳ）的输出特性进行了讨论，并用傅里叶变换的方法对直接数字频率合成器（ＤＤＦＳ）的输出频谱的杂散进行了分析，得到了有相位舍位民政部下直接数字频率俣成器的杂散分布。     

X波段低相噪细步进频率合成器的研制

采用多种频率合成技术,包括DDS技术、PLL技术等,设计了一种带宽200 MHz、全频带相位噪声小于-115dBc/Hz@5kHz、步进频率小于0.1Hz的X波段频率合成器。混频锁相模块中的偏移频率跟随输出频率跳变,从而实现全频带内相位噪声指标基本一致。设计了动态防失锁电路,以解决偏移频率跳变引起的失锁和错误锁定问题。研制结果验证了方案设计和电路设计的可实现性。此频率合成器特点是在X波段兼顾细步进、低相位噪声和高杂散抑制等各项指标。     

频率合成器技术发展动态

介绍了频率合成器的种类、技术发展动态；分析比较了国内外频率合成器的发展现状，并对我国频率合成器的发展提出了建议。     

L波段小步进频率合成器的设计

采用了锁相环(PLL)结合直接数字频率合成(DDS)的方法实现L波段小步进频率合成器,分析了此种频率合成器的相位噪声和杂散指标。介绍了具体的电路设计过程。实验测试表明,实现的L波段频率合成器结合了锁相环式和直接数字式频率合成的优点,步进间隔1 kHz,相位噪声在10 kHz处可达-98 dBc/Hz,杂散抑制-70 dBc,具有相噪低、杂散抑制好、步进小等特点。     

一种C波段小步进捷变频频率综合器的设计

本文介绍了一种小步进、低相噪、低杂散、捷变频锁相频率综合器的设计与实现,本设计选用超低相噪锁相环芯片,采用小数分频实现小步进,通过双锁相环“乒乓”工作实现捷变频,经过对环路参数的精心设计,较好的实现了相位噪声、杂散等技术指标。     

一种小步进、低相噪频率合成器设计

综合应用锁相环(PLL)、直接数字合成(DDS)等技术,设计一种具有宽频带、小频率步进、高稳定性、低相位噪声等特点的频率合成器。主要技术指标为:频率步进1 Hz,最大频率控制误差优于4.5×10-4Hz,在10 kHz处相位噪声为-100 dBc/Hz。与传统的多环路设计方法相比,新的设计更能够满足高集成度、低成本、灵活通用的需求。并且可极大提高电路调试效率。     

高性能X波段直接式频综的设计

介绍一种X波段直接式频综的设计方案,对其输出杂散进行分析,并给出研制结果,在10GHz的输出频率上,偏离载频1kHz处的相噪为－108dBc/Hz,杂散优于－70dBc,跳频时间小于0．7μs,可捷变40个点。     

超低空搜索雷达频率综合器的设计与实现

本文介绍了一种超低空搜索雷达频率综合器的设计,该频综采用直接合成方式,实现了频综的低相噪、低杂散和小于1μs的跳频时间。     

捷变频低相噪X波段频综设计技术

介绍一种低相噪、捷变频Ｘ波段频率综合器设计方法，并进行理论分析、计算，最后给出测试结果。     

时钟3.2GHz直接数字频率合成器的研制

阐述了时钟频率高达3.2 GHz的新型直接数字频率合成器的设计方案,由该方案设计的直接数字频率合成器最高输出频率可达1 500 MHz,并且可以产生线性调频、脉冲步进、调频步进等多种调制信号.通过对该直接数字频率合成器与DDS芯片AD9858进行相位噪声以及杂散进行对比分析,时钟为3.2 GHz的直接数字频率合成器不仅输出带宽得以扩展,其相位噪声在所测试点比AD9858要优10 dB,窄带杂散也较AD9858有很大提高.     

Ku波段低相噪频率源的研制

阐述了Ku波段低相噪锁相频率源的研制过程。在低输入参考频率10 MHz的情况下,输出高达11.8 GHz的点频信号,倍频恶化达到61 dB,如何实现从10 Hz~1 MHz频偏范围内各点的相位噪声指标要求是需要攻克的技术难题。具有超低相噪基底的模拟鉴频鉴相器件HMC440的应用为该项目的成功研制奠定了坚实的基础。     

基于DDS的低相噪频率综合源设计

分析了相位累加器截断、波形ROM有限字长、DAC等对直接数字频率合成器(DDS)相位噪声的影响，得出了DDS芯片本身对输出信号相位噪声影响很小的结论。给出了采用AD9854芯片构成的低相噪频率综合源的硬件组成以及系统实测的相位噪声、杂散技术指标。     

选择低相位噪声频率合成器的最佳带宽

从分析频率合成器的相位噪声入手，研究并给出了线性近似条件下，低相位噪声频率合成器的最佳环路带宽的选择方法，并用Ｖｉｓｕａｌ　Ｃ＋＋开发软件进行计算机辅助分析和验证。