基于ATE的FPGA器件测试方案研究

在FPGA器件的测试领域,由于通用ATE的局限性,需要为ATE设计FPGA配置板。然而目前行业内通用的配置方案测试效率低、可移植性差,给FPGA器件测试程序的开发和测试都带来了很多不便。论文提出了一种新的FPGA多重自动配置技术,设计采用FPGA作为主控制器,大容量FLASH芯片用于存储目标FPGA的配置数据,具有大量存储、调取灵活、配置快速等优点,实现了Xilinx公司绝大部分不同型号的FPGA器件的多重、自动、快速重配置,有效地解决了原配置方案的弊端,提高了FPGA测试的效率。     

基于 ATE 的 FPGA 器件测试方案研究磁

在 FPGA 器件的测试领域,由于通用 ATE 的局限性,需要为 ATE 设计 FPGA 配置板。然而目前行业内通用的配置方案测试效率低、可移植性差,给 FPGA 器件测试程序的开发和测试都带来了很多不便。论文提出了一种新的 FP‐GA 多重自动配置技术,设计采用 FPGA 作为主控制器,大容量 FLASH 芯片用于存储目标 FPGA 的配置数据,具有大量存储、调取灵活、配置快速等优点,实现了 Xilinx 公司绝大部分不同型号的 FPGA 器件的多重、自动、快速重配置,有效地解决了原配置方案的弊端,提高了 FPGA 测试的效率。     

FPGA测试技术及ATE实现

随着FPGA的规模和复杂性的增加,测试显得尤为重要。介绍了SRAM型FPGA的结构概况及FPGA的测试方法,以Xilinx公司的spartan3系列芯片为例,利用检测可编程逻辑资源的多逻辑单元（CLB）混合故障的测试方法,阐述了如何在自动测试系统（ATE）上实现FPGA的在线配置以及功能和参数测试,为FPGA面向应用的测试提供了一种可行的方法。     

FPGA芯片的链结构LUT自测试方法研究

基于内建自测试(BIST)思想的FPGA测试方法利用被测芯片中的资源来构建测试所需的TPG或ORA,以减少测试对输入输出引脚和外部ATE的需求。传统的FPGA芯片BIST方法仅考虑自测试结构内被配置为CUT的资源,从而需要进行多次组测试来完成整个芯片的测试。在现有LUT自测试链结构的基础上,通过合理选择TPG的电路结构及测试配置,能够在相同测试开销下增加TPG部分的故障覆盖率,提高测试效率。     

基于Xilinx UltraScale+VU9P FPGA的SoC原型验证系统研究

为应对So C设计规模增大、功能复杂化带来的芯片验证耗时太长的问题,通过讨论SoC系统与FPGA原型核心板资源的架构,按照从ASIC到FPGA的移植原理,设计实现一种基于Xilinx UltraScale+VU9P FPGA的原型验证系统。系统基于Xilinx Vivado工具完成逻辑综合、实现,并完成硬件子系统设计。使用逻辑电平转换器芯片,将FPGA原型的1.8V转换为SoC设计IO为3.3V电平的PAD,实现对3.3V标准电平的兼容。通过实验,在该系统上完成了大规模高性能SoC的软硬件协同验证,结果表明系统实现设计预期功能,有助于加快芯片整体的验证速度。     

FPGA高级语言设计开发环境构建

针对传统FPGA芯片开发流程对开发人员要求高,开发难度大、周期长的难题,基于FPGA芯片高级综合工具CatapultcSynthesis以及配套的设计验证工具,构建了新的FPGA高级语言设计开发环境,支持将C语言算法快速高效地实现到FPGA芯片上。实验表明．该开发环境能有效降低设计人员的开发难度,缩短工程研发周期。     

基于FSMC技术的NorFlsah功能验证系统研究

针对闪存存储器NorFlash而言,其功能验证与参数测试主要依赖于集成电路自动测试机（Automatic Test Equipment,ATE）,采用ATE进行测试程序开发时存在测试向量编写困难、测试程序编写流程复杂、ATE机时占用时间长等不足,通过研制一款基于可变静态存储控制器（Flexible Static Memory Controller ,FSMC）技术的NorFlash功能验证装置,在功能验证时可以实现NorFlsah测试向量的地址动态递增和数据动态添加,时序设置简单,从而减少开发周期和难度,同时释放ATE机时占用;并且可广泛外接各类型高精度源表设备进行部分交直流参数的测试;在板级模拟NorFlsah实际工作条件进行验证测试所得到的功能验证效果与测试数据均符合芯片手册要求,为后续此类存储芯片的选用与评估提供可靠的试验支撑。     

基于FPGA的交换机芯片配置器设计

高速组合导航信息处理机采用了高速串行RapidIO总线来连接系统中的各功能模块,进行模块间的数据传输。为满足处理机内多点之间互联互通的需求,系统增加了一块SRIO交换板,交换板上CPS1848交换芯片的路由配置成为了研究的关键问题。为解决上述问题,通过分析CPS1848交换芯片的技术特点,提出了一种基于FPGA的交换机芯片配置器技术方案。详细描述了以时序控制模块为核心的由八个模块组成的配置器的组成结构和功能,并采用FPGA集成开发工具ISE对配置器进行了设计与实现。经过仿真验证,结果表明,配置器可通过I^2C总线完成对CPS1848芯片的初始化路由配置,实现系统RapidIO数据包的路由交互传输。     

可进化芯片的FPGA接口设计与实现

针对FPGA IP核在可进化可编程系统芯片(SoPC)中嵌入时存在FPGA IP核端口时序控制和位流下载的问题,实现一种适用于可进化SoPC芯片的FPGA接口。该FPGA接口使用异步FIFO、双口RAM的结构和可扩展的读/写命令传输方式来实现FPGA IP核与系统的异步通信。嵌入式CPU可以通过FPGA接口实现FPGA IP核的片内位流配置。FPGA接口中的硬件随机数发生器实现进化算法的硬件加速。使用自动验证平台与FPGA原型验证平台对FPGA接口进行验证来实现验证的收敛。测试结果表明,FPGA接口成功实现了嵌入式CPU与FPGA IP核的通信,完成芯片内的进化。     

LTE系统中小区搜索定时同步的FPGA设计

对比于传统DSP串行模式,基于FPGA提出了一种并行高效的小区搜索定时同步设计方案。从空中接口接收数据到FPGA的片内存储模块,采用多路高速乘法器进行序列互相关检测和动态门限配置,实现了数据接收和处理的无缝衔接,大大缩短了主同步信号的检测时间,降低了解码复杂度,并以Virtex-6芯片为硬件平台进行了仿真、综合、板级验证、联机验证等工作。实现结果表明,该设计方案的处理速度和数据精度满足LTE系统测试要求,已应用于终端测试仪表的开发中。     

基于模拟存储器的FPGA原型验证系统

当前ASIC功能验证流程中,FPGA原型验证系统的可调试性一直是制约验证速度的重要障碍。本文提出了一种模拟存储器技术,即将FPGA板上的存储请求映射到PC机上,由PC机上的软件模拟存储器的行为。通过此技术,功能验证工程师可以非常方便地记录和分析测试用例的执行轨迹,以及设置访存事务级的断点等,大大增加了验证板的可调性。同时,模
拟存储系统的设计复杂度和成本也低于由硬件实现的大容量存储系统,有助于降低FPGA原型验证板的设计复杂度。     

H.264/AVC解码芯片验证系统及验证策略

H.264/AVC视频编码标准是目前应用广泛的视频压缩标准,具有压缩比高、算法复杂等特点,给视频解码系统的设计和验证带来了挑战。文中基于一款H.264/AVC解码芯片架构,针对H.264/AVC视频解码系统的复杂性,构建了验证系统,提出多形式、分层次的验证策略,在解码芯片设计实现的各个阶段实施验证。根据RTL虚拟仿真、FPGA原型和后仿真等验证手段的特点,分别规划不同阶段的测试激励,形成基于H.264/AVC解码芯片的验证项策划,对类似H.264/AVC解码器的验证工作具有一定的帮助。     

SV DPI技术在FPGA仿真验证的应用探讨

SystemVerilog作为近年来逐渐流行的FPGA验证语言,包含了丰富的验证特性：DPI、断言技术、功能覆盖率等,其中DPI接口技术可以帮助验证工程师在验证平台中实现对C或C++的调用,验证工程师可以通过编写C函数来实现复杂激励模型设计,同时也为进行复杂算法的FPGA设计的仿真验证提供了新的验证思路。本文提出一种基于DPI接口的FPGA仿真验证方法,实验表明：利用该方法搭建的仿真验证平台相对于传统的纯verilog验证平台,具有更高的仿真效率和验证的灵活性。该验证方法为算法级FPGA设计的确认测试提供了新的验证思路。     

Source-synchronous testing of multilane PCI Express and HyperTransport buses

This article presents a modular approach for testing multigigahertz, multilane digital devices with source-synchronous I/O buses. This approach is suitable for integration with existing ATE and can provide more than 100 independent differential-pair signals. We describe a specific application with 32 lanes of PCI Express, running at 2.5 gigabits per second (Gbps) per lane, and 32 data channels of HyperTransport, at 1.6 Gbps per channel. The differential source-synchronous nature of these buses presents difficulties for traditional (single-ended, synchronous) ATE. We solve these problems by using true-differential driver and receiver test modules tailored for the specific I/O protocols. We satisfy a further requirement for jitter tolerance testing by incorporating a novel digitally synthesized jitter injection technique in the driver modules. The modular nature of our approach permits customization of the test system hardware and optimization for specific DUT test requirements.     

基于FPGA的高速模拟信号采集卡设计

测试系统中的信号采集是系统的一个重要环节;文章提出了一种基于FPGA的高速模拟信号采集卡,采用Verilog HDL实现FPGA内部逻辑电路设计,采用AD7938实现ADC采样模块;总线选择BLVDS,FPGA完成BLVDS总线上数据的接收、发送以及数据的缓存,上位机指令和板卡反馈数据依照Modbus协议进行传输,C8051F120完成对FPGA内部BLVDS接收电路缓存数据的读取,根据上位机指令对AD7938控制寄存器以及影子寄存器进行控制,并启动BLVDS驱动电路完成数据的发送;实验结果表明:通信速度快、稳定、可靠,电压采集的结果控制在±0.10V允许范围内。     

基于ATE的FPGA多次自动配置技术研究

以XILINX公司的Virtex-5系列器件为基础,采用串行从模式,实现在测试过程中由ATE对被测FPGA的多次自动配置。文章研究了FPGA自动配置的配置流程、配置时序以及配置向量的自动生成方法。该方法可广泛适用于Virtex和Spartan系列所有的FPGA。     

FPGA测试研究

文章针对FPGA的用户级ATE测试进行简要分析,对实现过程的部分关键之处提出自己的见解。从可实现性和资源测试覆盖率两方面着手,对FPGA内部部分资源的测试方法进行简要介绍,其测试的主要目的是使得FPGA芯片在用户采购后得到适当的检验和测试。