CMOS集成电路的抗辐射设计

随着商业微电子器件抗辐射能力的提高,使得对专用集成电路(ASIC)从设计上进行抗辐射加固成为可能.本文介绍了CMOS器件的抗电离辐射的主要加固设计方法,认为在商业工艺上可以获得低成本的中等复杂程度和耐辐射能力的专用集成电路(ASIC).     

集成电路总剂量加固技术的研究进展

对集成电路总剂量加固技术的研究进展进行了分析。集成电路技术在材料、器件结构、版图设计及系统结构方面的革新,促进了总剂量加固技术的发展。新的总剂量加固技术提高了集成电路的抗总剂量能力,延长了电子系统在辐射环境下的使用寿命。文中总结了近年来提出的新型的总剂量抗辐射加固技术,如采用Ag-Ge-S、单壁碳纳米管材料(SWCNT)、绝缘体上漏/源(DSOI)器件结构、八边形的门(OCTO)版图、备用偏置三模块冗余(ABTMR)系统等加固方法,显著提高了器件或电子系统的总剂量抗辐射能力。研究结果有助于建立完整的总剂量加固体系,提升抗辐射指标,对促进总剂量加固技术的快速发展具有一定的参考价值。     

0.8μm SOI CMOS抗辐射加固工艺辐射效应研究

采用抗辐射0.8μm SOI CMOS加固技术,研制了抗辐射SOI CMOS器件和电路。利用Co60γ射线源对器件和电路的总剂量辐射效应进行了研究。对比抗辐射加固工艺前后器件的Id-Vg曲线以及前栅、背栅阈值随辐射总剂量的变化关系,得到1 Mrad(Si)总剂量辐射下器件前栅阈值电压漂移小于0.15 V。最后对加固和非加固的电路静态电流、动态电流、功能随辐射总剂量的变化情况进行了研究,结果表明抗辐射加固工艺制造的电路抗总剂量辐射性能达到500 krad(Si)。     

微电子器件的抗辐射加固技术

对各类微电子材料的抗辐射特性进行了分析 ,对 Si双极器件和 Si CMOS器件、 Ga As微波功率器件、新兴光电器件—— VCSEL、 LED以及 MEMS的抗辐射加固技术进行了探讨 ,对几种空间单粒子效应 (SEE)进行了研究     

微电子器件的抗辐射加固技术

对各类微电子材料的抗辐射特性进行了分析，对Si双极器件和Si CMOS器件、GaAs微波功率器件、新兴光电器件件-VCSEL、LED以及MEMS的抗辐射加固技术进行了探讨，对几种空间单粒子效应（SEE）进行了研究。     

STI场区加固NMOS器件总剂量效应

基于0.18 μm CMOS工艺开发了浅槽隔离(STI)场区抗总剂量辐射加固技术,采用离子注入技术使STI/衬底界面处的P型硅反型阈值提高,从而增强NMOS器件的抗辐射能力。实验表明,加固NMOS器件在500 krad(Si)剂量点时,阈值电压无明显漂移,漏电流保持在10-12量级,其抗辐射性能明显优于非加固NMOS器件。通过STI场区加固工艺的研究,可有效提高电路的抗总剂量辐射能力,同时避免设计加固造成芯片面积增大的问题。     

SiGe HBT逻辑电路抗辐射设计加固技术

微电子抗辐射设计加固(Radiation Hardening By Design,RHBD)是指在电路设计中采用特殊版图或电路结构达到抗辐射电路的性能要求,且该电路应能使用标准商用生产线的工艺技术进行制造.论述了几种采用SiGe异质结双极晶体管(HBT)的逻辑电路设计加固技术.     

抗辐射加固技术

简要介绍了辐射因素、效应及抗辐射微电子材料的选择，抗辐射加固技术的发展动态；对如何发展抗辐射加固技术提出了几点建议。     

辐射效应对半导体器件的影响及加固技术

与其他半导体器件相比,CMOS集成电路具有功耗小、噪声容限大等优点,对于对重量、体积、能源消耗都有严格要求的卫星和宇宙飞船来说,CMOS集成电路是优先选择的器件种类。随着半导体器件的等比例缩小,辐射效应对器件的影响也在跟着变化。这些影响包括:栅氧化层厚度、栅长的减小、横向非均匀损伤、栅感应漏电流等方面。对于微电子器件的抗辐射加固,文章就微电子器件的应用场合、辐射环境的辐射因素和强度等,从微电子器件的制作材料、电路设计、器件结构、工艺等多方面进行加固考虑,针对各种应用环境提出加固方案。     

砷化镓8Bit ADC电路的抗辐射设计和辐照试验研究

砷化镓模数转换器(ADC)具有良好的电性能和耐辐照能力,广泛应用于各种领域,尤其是航空航天领域.电路的抗辐射能力与设计和工艺密切相关,在前期对电路进行辐照试验基础上,针对电路设计和工艺制造进行大规模集成电路的抗辐射研究,改进电路的设计和工艺制造技术,提高电路的抗辐射能力.本文主要对该电路的设计、工艺研究和γ总剂量辐照试...     

D/A转换器抗辐射加固技术研究

介绍了一种16位D/A转换器抗辐射加固设计和工艺技术。主要从系统结构加固设计、关键单元加固设计和工艺加固技术等方面进行了阐述;重点对BiCMOS加固工艺的器件结构设计原理进行了详细阐述,给出了器件仿真数据和实验结果;最后,对辐照试验进行了分析。采用该加固工艺研制的16位D/A转换器实现了转换速率大于30 MSPS,建立时间小于50 ns,线性误差和微分误差均小于±8 LSB等性能指标;其抗中子辐射水平为5×1013n/cm2,抗γ总剂量辐射水平达5.0×103Gy(Si)。     

CCD辐射损伤效应及加固技术研究进展

综述了电荷耦合器件(CCD)在空间环境和核辐射领域中的辐射效应研究进展;阐述了不同粒子辐照CCD的损伤效应机理及暗电流、平带电压和电荷转移效率等敏感参数的退化机制;从制造工艺、器件结构、工作模式等方面介绍了CCD抗辐射加固技术;分析了CCD辐射效应研究的发展趋势。     

抗辐射加固CMOS基准设计

研究了基于0.5 μm互补金属氧化物半导体(CMOS)工艺的动态阈值MOS(DTMOS)晶体管的电流-电压特性曲线。与常规CMOS工艺PNP晶体管特性对比,得到了带隙电压基准电路设计准则;采用DTMOS和抗辐射设计加固技术,完成了抗辐射加固CMOS基准设计。辐照试验结果表明,设计的抗辐射加固CMOS基准的抗总剂量能力达到了300 krad(Si)。     

SOI MOSFET 抗辐射加固的常用方法与新结构

SOI CMOS技术存在许多优势,但由于存在厚的埋氧层,其总剂量效应反而比体Si器件更差,因此需进行总剂量抗辐射加固设计.对几种SOI MOSFET的栅氧、埋氧和场氧总剂量抗辐射加固的方法进行了对比较分析,指出了各自的优劣势,给出了研究方向.并对FLEXFET和G4-FET三维SOI器件抗辐射加固新结构进行了阐述,分析了其优越性.     

微电子器件的抗辐射加固和高可靠技术

介绍了微电子器件的辐射效应和器件制作材料、电路设计、器件结构、制作工艺、元件之间的隔离、预辐射等加固技术，及微电子器件加固水平；并扼要介绍了微电子器件的耐高温和耐冲击与振动等高可靠技术。     

基于3D打印技术的微电子器件制造

传统微电子加工工艺存在着诸多限制,尤其是无法实现具有复杂三维(3D)结构的微电子器件的加工。首先,简述3D打印的工艺流程,并详细介绍了用于微电子器件制造的三种典型3D打印技术。随后,从刚性电子器件、柔性电子器件和半导体器件角度出发,重点阐述了3D打印技术在微电子器件制造中的研究现状。最后,总结了3D打印技术在制造微电子器件中存在的主要问题,并讨论了基于3D打印技术的微电子器件制造的未来发展方向。未来微电子器件的加工将会向着体积小、重量轻、可靠性高和工作速度快等方向发展,可任意形状成型的3D打印技术的迅速崛起可为研究人员提供更多的思路,可推动交通运输、邮电通信、生物医疗、文化教育以及消费类电子产品等众多领域的发展。     

空间辐射效应对微电子器件可靠性的影响及对策研究

本文主要研究天然辐射环境和人为辐射环境对微电子器件可靠性的影响，提出提高抗辐射能力的具体措施和改进措施设计的意见。     

航天电子系统中电子元器件选用的途径分析

针对航天电子系统中的电子元器件选用的途径一一采用抗辐射加固器件和采用高性能商用器件进行了比较分析;阐述了空间飞行器采用抗辐射加固器件的优点和存在的问题,探讨了采用高性能商用器件的几种途径,抗辐射加固、冗余设计、筛选测试,以及存在的问题和面临的风险;以神舟四号飞船中商用器件的使用作为筛选测试的空间应用实例。给出了其在轨飞行的试验结果;并提出了商用器件的筛选测试必将成为商用器件空间应用的一个新的发展趋势。     

0.13μm抗辐射SOI CMOS标准单元库建库流程研究与实现

基于0.13μm部分耗尽绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)工艺线,开发了全套0.13μm抗辐射SOI CMOS工艺的标准单元库。针对深亚微米SOI器件的辐射效应,在电路设计和版图设计上进行了加固,达到了比较好的抗辐射效果。对SOI标准单元库的建库流程的各方面做了比较深入的介绍,通过Hspice仿真验证单元库中加固D触发器(DFF)抗单粒子效应的能力并对不同加固方式的性能开销进行了对比。利用已建立的0.13μm抗辐射SOI CMOS标准单元库设计了测试芯片以验证库的可靠性。     

P沟道VDMOS器件抗辐射加固技术研究

针对功率器件的抗辐射加固技术,从入射粒子对半导体材料的辐射损伤机理出发,设计了一种-150 V抗辐射P沟道VDMOS器件。该器件采取的抗辐射加固措施有:在颈区的上方形成局部厚场氧化层结构;在N体区进行高剂量离子注入掺杂;在850 ℃低温条件下生长栅氧化层。通过仿真分析和试验进行了验证,该器件在最劣漏偏置条件下抗总剂量达到3 kGy,抗单粒子烧毁和单粒子栅穿的LET值为99.1 MeV·cm²/mg。该器件适用于星用抗辐射DC-DC电源系统。