小波级数变换的一种离散小波变换算法

小波文献中，离散小波变换多由子带分解或拉普斯塔形分解等引出，本文从连续小波变换及小波级数变换出发，通过对采样过程的分析导出了离散小波变换的定义，离散小波变换是唯一便于Ｘ数值计算的小波变换，本文提出了一种以离散小波级数变换的算法，该算法较之Ｏ＇Ｒｉｏｕｌ的类似算法相比，可取得更好的计算精度。     

基于二维离散小波变换自相似的图形编码

介绍了二维正交离散小波变换，分析了离散小波变换的自相似性。分形图像编码方法可有效压缩图像，其实质是消除图像中的自相似性冗余。离散小波变换非常适合于描述图像的自相似性及分形特性。给出了小波分解系数图像编码，解码的具体方法，给出了实验结果。利用图像的离散小波变换系数的自相似性的特点对图像实现高效压缩具有十分重要的意义。     

二维离散周期小波变换的改进算法及应用

对于非分离二维离散周期小波变换，提出了一种改进的算法，与传统二维金字塔算法相比，改进后的算法乘法量减少一半，而且对同样的滤波器系数精度，利用改进后的算法得到的输出信噪比（SNR）可以提高一倍。     

一种基于离散小波变换的大容量数字图像水印算法

针对目前研究中图像水印嵌入信息量偏小的问题,提出一种基于离散小波变换的大容量数字图像水印算法。通过融合嵌入方式,将水印信息嵌入在原始图像小波分解子带中,采用不同的嵌入强度因子,确保了水印信息的不可见性。同时采用Arnold置乱映射增强算法的安全性,通过剪切、JPEG压缩、椒盐噪声攻击实验证明该算法具有较强的鲁棒性。     

基于二维复数离散小波包变换的桥面裂缝检测

为了解决传统桥梁维护检测依靠检测人员进行现场测量,造成桥面检测效率低下且耗费巨大的问题,提出了一种基于二维复数离散小波包变换的桥面裂缝检测方法.采用无人机对桥面图像进行采集,并通过二维复数离散小波包变换来提取桥面裂痕特征.根据频域的角度范围设计了一维非分离滤波器计算小波变换需要的方向分量,并将该分量应用到通过2D-CWPT所获得的小波系数中,从而提取任意方向上的图像特征.采用提出的桥面裂缝检测方法对桥面裂缝进行检测,实验提取到了桥面裂纹的多方特征,验证了本方案的有效性.     

JPEG2000中优化逼近的整型小波变换

提出了一种JPEG2000中整型小波变换的优化逼近方案,并从硬件实现的角度出发,提出相应的基于行提升算法的VLSI结构．该方案在提升步骤中有效保护小波系数的尾数部分,从而确保在小波系数动态范围限定的情况下进一步提高小波变换的精度,从而提高图像压缩的质量．由于在硬件实现中采用基于行的提升变换结构,使水平和垂直方向上的变换能并行处理．实验表明,在XC2V3000型号的Xilinx FPGA上实现该结构所需资源只占27％,时钟频率可达到66MHz以上．与其他小波变换结构相比,该结构不仅改善了小波变换的性能,同时具有并行度高、节省存储空间等优点,并且可以在一幅图像逐行扫描的时间T内完成整幅图像的小波变换．     

基于离散小波变换的图像数字水印算法

提出了一种基于离散小波变换的图像数字水印嵌入提取算法。为保证水印的安全性,在嵌入之前先对水印做置乱处理,选择中低频带嵌入水印信息,以保证其不可感知性和鲁棒性。实验表明,该算法对常见的图像剪切、中值滤波、JPEG压缩和噪声干扰等均具有一定的抵抗力,较好地兼顾了图像水印的不可感知性要求和鲁棒性要求。     

基于新型小波变换的通信系统的研究

为提高多载波通信传输系统的频谱利用率,节约频谱资源,提出了一种新的基于离散小波变换的尺度因子的多载波通信系统.与传统的离散小波基的尺度因子为2的整数倍不同,该方法中的尺度因子为整数的倒数,因此该系统的子载波不是一组正交载波,而是将每一个子载波在频域上进行等频分配,每一个等频间隙传送一个数据符号.通过对新系统进行仿真,结果表明虽然新系统在误码率性能上低于OFDM系统,但是其频带利用率优于OFDM系统的频带利用率.     

基于离散小波变换的水稻生育期降水量多时间尺度特征分析

为深入分析水稻生育期降水多层次变化特征,运用小波分析理论,采用morlet小波函数对降水量序列进行离散小波变换,分析其多时间尺度特性,揭示降水量在不同时间尺度下的小波变换时频特征、丰枯交替变化的周期规律以及未来的发展趋势,为制定科学合理的灌溉制度提供一定的参考。研究结果表明,不同的时间尺度分辨率下,水稻生育期降水量序列会表现出不同的周期交替现象,主要存在5a、13a和32a的周期。     

基于离散小波变换的彩色图像水印算法及其MATLAB实现

介绍了数字水印技术实现的一般原理,提出了一种基于DWT(离散小波变换)的彩色图像数字水印算法.通过MATLAB仿真结果表明,利用该算法嵌入的水印具有信息量大、不可见性好等优点.     

Hardware efficient 2-D DWT architecture without off-chip RAM

Two-dimensional(2-D) Discrete Wavelet Transform(DWT) is a commonly used image processing method. Due to its large amount of computation, it is often implemented in the hardware circuit to meet the need of high throughput. The existing hardware architectures have a large storage requirement for the input data. Therefore, a hardware efficient 2-D DWT architecture using the line-based and dual-scan method without multipliers is proposed. The total ram requirement of the proposed architecture is reduced to 10N bytes, while the off-chip RAM is not required. Besides, a Critical Path Delay(CPD) of one full-adder delay is achieved by using Canonic Sign Digit(CSD) multipliers. The estimated hardware requirement shows that the proposed architecture involves at least a 4％ smaller number of transistors and 33％ less transistor count-delay-product(TDP) than the existing architectures.     

EPLD可编程器件设计实验开发

应用VLSI技术和CAD技术,根据EPLD可编程技术具有功能集成度高,系统设计加快,设计灵活,可靠性高,费用低的特点,利用美国Altera公司开发的MAX+PLUS软件,研究开发EPLD可编程器件设计专业实验,用于促进学生理论与实际结合及工程实际应用.     

模拟三维MOSFET的集成系统

文章介绍了一个基于ＳＵＮ４工作站上新的ＭＯＳ器件的三维模拟集成系统ＸＤＭＯＳ－３Ｓ的基本理论。重点阐述了方程的离散化方法、数值算法、与ＳＵＰＥＲＭⅢ的接口以及其良好的图形显示界面。ＸＤＭＯＳ－３Ｓ是一个从工艺模拟到器件特性输出为一体的适合ＭＯＳ器件在整个有较域的各种特性的实用模拟软件。     

一种并行优化算法及在VLSI设计中的应用

在对 Alopex 算法的研究过程中.纠正了原算法对其收敛行为论证中存在的错误,给出了 Alopex 算法收敛行为的正确论证,以及算法中各参数的选取和特性.并将此算法应用于 VLSI 设计中的布局、Gate Matrix 的栅排序中.     

宏模型参量的筛选技术

电路的参量对其性能并不具有同等的影响,从电路的全部参量中筛选出有显著影响的有效参量,可大大减小宏模型的维数,从而减少建立模型所需的试验。根据二水平析因试验法,提出了二级筛选法,用最少必要的实验数量,有效而精确地选出有效参量,使宏模型满足规定要求。     

一种高性能可重构深度卷积神经网络加速器

由于深度卷积神经网络的卷积层通道规模及卷积核尺寸多样,现有加速器面对这些多样性很难实现高效计算。为此,基于生物脑神经元机制提出了一种深度卷积神经网络加速器。该加速器拥有类脑神经元电路的多种分簇方式及链路组织方式,可以应对不同通道规模。设计了3种卷积计算映射,可以应对不同卷积核大小;实现了局部存储区数据的高效复用,可大量减少数据搬移,提高了计算性能。分别以目标分类和目标检测网络进行测试,该加速器的计算性能分别达498.6×10 ⁹次/秒和571.3×10 ⁹次/秒;能效分别为582.0×10 ⁹次/(秒·瓦)和651.7×10 ⁹次/(秒·瓦)。     

ASIC Design of Floating-Point FFT Processor

An application specific integrated circuit (ASIC) design of a 1024 points floating-point fast Fourier transform(FFT) processor is presented. It can satisfy the requirement of high accuracy FFT result in related fields. Several novel design techniques for floating-point adder and multiplier are introduced in detail to enhance the speed of the system. At the same time, the power consumption is decreased. The hardware area is effectively reduced as an improved butterfly processor is developed. There is a substantial increase in the performance of the design since a pipelined architecture is adopted, and very large scale integrated (VLSI) is easy to realize due to the regularity. A result of validation using field programmable gate array (FPGA) is shown at the end. When the system clock is set to 50 MHz, 204.8 μs is needed to complete the operation of FFT computation.     

三维集成电路中内存的经时击穿分析与检测

三维多处理器内存堆叠系统能够显著提升系统性能,但伴随而来的热密度以及散热成为影响电路可靠性的关键问题。为了研究并检测三维集成电路结构中内存的经时击穿效应,笔者采用了一种SPICE物理模型,基于蒙特卡罗仿真的方法,对栅极击穿漏电流造成的电路影响进行了分析。同时根据内存中灵敏放大器的特点,笔者提出了基于45 nm工艺节点的经时击穿检测电路,适用于大规模存储电路集成;并对检测电路在偏置温度不稳定性影响下的工作情况加以分析。实验仿真结果表明,相比字线驱动电路,灵敏放大器更易受到经时击穿的影响。提出的检测电路可以实现对经时击穿的预警功能并完全覆盖灵敏放大器中由击穿诱发的激活出错问题,且对偏置温度不稳定性效应有良好的鲁棒性。     

高吞吐率JPEG2000编码器VLSI设计

针对实际应用中海量图像数据造成的存储与传输带宽的压力,设计了一种兼容处理8~16位灰度图的高吞吐率图像压缩编码器,并给出了相应的超大规模集成电路架构。通过分析16位灰度图像像素值的特点,以及JPEG2000压缩编码器在硬件实现中,离散小波变换与优化截断嵌入式模块处理时间的差异,提出了并-串-并的优化结构,架构采用高8位和低8位处理进行设计,高位和低位结构既可以独立进行处理,又可以结合起来共同处理,增加了编码器的灵活性,大大提高了压缩编码器的吞吐率。编码器最终在Xilinx XC7K480T芯片上实现,最高工作频率可达147.734 MHz,对8位典型灰度图进行处理时,得到的最大吞吐率为169.55 MB/s;对16位典型灰度图进行处理时,最大吞吐率高达266.87 MB/s。与现有同类编码器相比,吞吐率提高40%以上。在实际工程应用中,该编码器不仅可靠性高、灵活性好,而且可扩展性强,通过控制并行度可实现不同分辨率图像的高倍率、高质量快速压缩,具有重要的应用价值。