软硬件协同设计的SEU故障注入技术研究

针对现有容错计算机故障注入方法缺乏对空间环境中频发的单粒子故障模型的支持,本文提出了一种利用背板技术的软硬件协同仿真与故障注入技术,分别针对寄存器部件和存储器部件的特性,设计了多位错误的单粒子故障模型,在寄存器传输级实现了通过软件生成故障并注入到硬件设计中的软硬件协同故障注入方案,避免了在硬件设计中修改代码生成故障破坏系统完整性的问题.基于Leon2内核的故障注入实验表明,本文设计的平台为处理器容错设计提供了一个自动化、非侵入、低开销的故障注入和可靠性评估方案.     

高可靠微处理器结构与实现

文章介绍了抗单粒子翻转容错处理器NBHARK的结构与实现．采用了改进的优化奇权重列编码方法纠检寄存器文件的瞬时错误。提出了多种有效方法提高整个处理器可靠性，如三模冗余内部临时寄存器,三模冗余时钟，片上EDAC，奇偶校验，强制cache缺失等。该芯片在smic0．18μmCMOS工艺投片。辐射试验表明，粒子注入（〉50，000）引起的单粒子翻转错误均成功纠正。试验采用^252Cf辐射源，3．5uCi，以及43MeV．cm^2／mg平均LET进行。     

星载高性能DSP加固设计方法研究

分析了高性能数字信号处理器程序存储区的位翻转、数据存储区的位翻转、外设控制寄存器的功能中断、中断控制寄存器的单粒子功能中断、程序Cache的位翻转、JATAG逻辑的功能中断等原因引起的失效模式,给出了软件设计中的几个有效的加固方法.这些方法应用于某卫星通信载荷设计中,试验证明,这些方法可以有效地对付由单粒子翻转和单粒子功能中断等辐射效应引起的DSP故障或者失效.     

SRAM型FPGA单粒子翻转模拟系统研究

SRAM型FPGA在空间辐照环境下,容易受到单粒子效应的影响,导致FPGA存储单元发生位翻转,翻转达到一定程度会导致功能错误。为了评估FPGA对单粒子效应的敏感程度和提高FPGA抗单粒子的可靠性,对实现故障注入的关键技术进行了研究,对现有技术进行分析,设计了单粒子翻转效应敏感位测试系统,利用SRAM型FPGA部分重配置特性,采用修改FPGA配置区数据位来模拟故障的方法,加速了系统的失效过程,实现对单粒子翻转敏感位的检测和统计,并通过实验进行验证,结果表明:设计合理可行,实现方式灵活,成本低,为SRAM型FPGA抗单粒子容错设计提供了有利支持。     

基于VHDL故障注入的处理器敏感性分析

针对航天应用的处理器敏感性评估需求,采用仿真命令技术开发了一种基于VHDL的故障注入工具.以LEON3处理器为目标模型进行了故障注入实验,得到了流水线寄存器的敏感性,并对敏感性较高的寄存器加固之后再次进行可靠性评估,从而验证了该故障注入工具的有效性.本故障注入工具适用于基于VHDL的RTL级处理器的软错误敏感性分析.     

基于SRAM型FPGA单粒子效应的故障传播模型

SRAM型FPGA在辐射环境中易受到单粒子翻转的影响,造成电路功能失效.本文基于图论和元胞自动机模型,提出了一种针对SRAM型FPGA单粒子效应的电路故障传播模型.本文将单粒子翻转分为单位翻转和多位翻转来研究,因为多位翻转模型还涉及到了冲突处理的问题.本文主要改进了耦合度的计算方式,通过计算FPGA布局布线中的相关配置位,从而使得仿真的电路故障传播模型更接近于实际电路码点翻转的结果,与以往只计算LUT相关配置位的方法比较,平均优化程度为19.89%.最后阐述了本模型在故障防御方面的一些应用,如找出最易导致故障扩散的元胞.     

静态存储器的抗单粒子翻转效应研究

空间环境中存在大量的高能带电粒子,空天导弹自身的电子器件将会受到高能粒子的冲击影响,从而产生单粒子效应。研究分析了静态储存器在空间环境中最常发生的单粒子效应-单粒子翻转,采用修正海明码实现一个检错纠错模块,该模块可以检测数据存储单元的两位错误,检测定位并纠正数据存储单元的一位错误。通过仿真分析及计算,该方案可以很大程度上降低单粒子翻转效应对静态存储器的影响,具有很强的实用意义。     

面向寄存器的流水线处理器建模及验证方法

提出了一种新的流水线处理器功能的验证方法,这种方法的主要思想是通过验证流水线处理器中所有寄存器的功能来验证处理器的功能.流水线处理器绝大部分是由同步电路组成的,同步电路的状态则完全由寄存器的状态决定,因此如果能够保证每个寄存器功能正确就可以保证整个同步电路功能正确.对于流水线处理器来说,寄存器状态的变迁是由处理器的原始输入和寄存器本身状态决定的.原始输入包括控制信号(如复位信号)和数据输入(如指令输入).如果把对每个寄存器的赋值操作转换成对控制信号和数据输入的操作,就可以生成一个验证序列,这个序列包括每个时钟周期控制信号和数据输入的值.有了这个序列就可以把目标设计和参考模型进行结果比较,从而验证目标设计功能是否正确.同时这种方法也便于调试.     

一种基于商用电信网络的容错技术

针对电信级网络的特点,提出了一种双机热备份容错系统实现方案.对双机热备份中的故障检测、故障恢复以及主备用资源一致性等关键问题进行了研究.对于瞬时故障、间歇性故障的容错采用软件冗余方法,而永久性故障则采用硬件冗余方法来解决,使系统可靠性有了进一步的提高.     

抗单粒子翻转的双端口SRAM定时刷新机制研究

在空间辐射环境下,存储单元对单粒子翻转的敏感性日益增强。通过比较SRAM的单粒子翻转效应相关加固技术,在传统EDAC技术的基础上,增加少量硬件模块,有效利用双端口SRAM的端口资源,提出了一种新的周期可控定时刷新机制,实现了对存储单元数据的周期性纠错检错。对加固SRAM单元进行分析和仿真,结果表明,在保证存储单元数据被正常存取的前提下,定时刷新机制的引入很大程度地降低了单粒子翻转引起的错误累积效应,有效降低了SRAM出现软错误的概率。     

软硬件协同减少媒体处理器中寄存器文件写次数的方法

在嵌入式系统的应用中,程序代码中存在着相当多的局部变量,这些局部变量的使用范围(生存期)通常都很小.相关指令在流水中需要局部变量的值可以直接从旁路逻辑中得到,并在流水中完成局部变量值的全部使用.对这种局部变量就没有必要将流水输出结果写回寄存器文件,以减少对寄存器文件(RF)的读写操作次数,从而降低对寄存器文件端口的读写要求.决定是否将结果写回寄存器文件的关键的是要确定寄存器的生存期以及流水中旁路逻辑的情况,本文根据所设计的媒体处理器提出了一种确定程序代码中寄存器生存期的算法,并通过指令编码实现对硬件结构的使能控制,即对流水输出结果写回寄存器文件的控制.软件仿真结果表明,对DSP中不同的应用程序平均可以减少94%的寄存器文件写次数.     

A new register file structure for the high-speed microprocessor

The pipeline operations of the register file in a microprocessor are analyzed in detail. Conventional register files, two-port static RAMs, have two problems in successive write-to-read operations. (1) A read-time error takes place when the transition of the W/R mode and the transition of register address occur simultaneously. (2) A write-time error takes place when the supply voltage is slow. A new register file structure is proposed, which has three address word lines and four data bit lines for each memory cell. This structure enables the independent write and read operations to each other, and can solve the two problems. By using this register file structure, a new 16 bit microprocessor with 250 ns machine cycle time is successfully developed. Several other features of this processor are also explained and discussed.     

基于MIPS处理器的AES算法指令集扩展方法与实现

由于MIPS处理器数据总线宽度的限制,其扩展的AES(高等加密标准)指令集无法有效实现其并行性的特点.为了提高AES扩展指令集的并行处理能力,利用MIPS处理器中乘法结果寄存器.可以一次实现对64比特数据的AES处理,有效利用处理器自身资源提高指令集的并行处理能力.同时,利用MIPS处理器的空闲流水周期可以流水化AES中的关键运算,缩短其关键路径以降低扩展执行单元对流水周期的影响,对不同实现方式的性能进行比较,结果表明该方法缩短了AES算法中复杂运算的关键路径长度从而使处理器的工作频率不受增加的功能单元的影响,同时有效地减少了芯片面积,并且继承了软件编程灵活性的优点。     

On the Exploitation of Narrow-Width Values for Improving Register File Reliability

Protecting the register value and its data buses is crucial to reliable computing in high-performance microprocessors due to the increasing susceptibility of CMOS circuitry to soft errors induced by high-energy particle strikes. Since the register file is in the critical path of the processor pipeline, any reliable design that increases either the pressure on the register file or the register file access latency is not desirable. In this paper, we propose to exploit narrow-width register values, which present the majority of the generated values, for making a duplicate of the value within the same data item; this in-register duplication (IRD) eliminates the requirement for additional copy registers. The datapath pipeline is augmented to efficiently incorporate parity encoding and parity checking such that error recovery is seamlessly supported in IRD and the parity checking is overlapped with the execution stage to avoid increasing the critical path. A detailed architectural vulnerability factor (AVF) analysis shows that IRD significantly reduces the AVF from 8.4% in a conventional unprotected register file to 0.1% in an IRD register file. Our experimental evaluation using the SPEC CINT2000 benchmark suite also shows that IRD provides superior read-with-duplicate (RWD) and error detection/recovery rates under heavy error injection as compared to previous reliability schemes, while only incurring a small power overhead.      

The design for a Josephson micro-pipelined processor

A novel processor with micro-pipelined architecture is proposed for latch-type Josephson logic devices. The processor is segmented into several operating stages activated by a multi-phase power system. Independent register groups are allocated to each stage in order to support pipeline processing of several instruction streams. This architecture allows building of a fine pipeline pitch processor which is capable of MIMD processing. A 12-bit micro-pipelined Josephson processor, containing an ALU, a multiplier and 16 registers, is described. Driven by a 3-phase AC power system, it is able to process 4 instruction streams simultaneously. A pipeline pitch of 3.3 GHz is expected using conventional Josephson device technology. A 4-bit processor design for 12-bit data length is also discussed     

面向寄存器的流水线处理器建模及验证方法

提出了一种新的流水线处理器功能的验证方法 ,这种方法的主要思想是通过验证流水线处理器中所有寄存器的功能来验证处理器的功能 .流水线处理器绝大部分是由同步电路组成的 ,同步电路的状态则完全由寄存器的状态决定 ,因此如果能够保证每个寄存器功能正确就可以保证整个同步电路功能正确 .对于流水线处理器来说 ,寄存器状态的变迁是由处理器的原始输入和寄存器本身状态决定的 .原始输入包括控制信号 (如复位信号 )和数据输入 (如指令输入 ) .如果把对每个寄存器的赋值操作转换成对控制信号和数据输入的操作 ,就可以生成一个验证序列 ,这个序列包括每个     

A dynamic programming processor for speech recognition

A dynamic programming processor with parallel and pipeline architecture is described. A 2-μm CMOS technology was applied to the DP processor, which is composed of 127309 transistors on a 7.17×8.62-mm² die and is housed in an 84-pin PLCC (plastic leaded chip carrier) or PGA (pin grid array) package. The clock frequency is 20 MHz, and the instruction cycle time is 100 ns. Precise electrical simulations permitted the safe use of nonstandard logic and area and power reduction. Implementation of a direct access to all internal registers has proven useful for chip test and software development. A system using one DP processor has given very good results on a wide variety of applications and 0.48% error rate on tests with standard NATO tapes. These results are significantly better than those published for other systems on the same tests     

Multi-bit upset aware hybrid error-correction for cache in embedded processors

For the processor working in the radiation environment in space, it tends to suffer from the single event effect on circuits and system failures, due to cosmic rays and high energy particle radiation. Therefore, the reliability of the processor has become an increasingly serious issue. The BCH-based error correction code can correct multi-bit errors, but it introduces large latency overhead. This paper proposes a hybrid error correction approach that combines BCH and EDAC to correct both multi-bit and single-bit errors for caches with low cost. The proposed technique can correct up to four-bit error, and correct single-bit error in one cycle. Evaluation results show that, the proposed hybrid error-correction scheme can improve the performance of cache accesses up to 20% compared to the pure BCH scheme.     

基于映射表的寄存器文件设计以及编译器优化

寄存器文件的设计在高性能处理器设计中十分重要,寄存器栈和寄存器栈引擎是提高其性能的重要手段.编译优化常常基于特定的体系机构以及目标机器.本文针对EDSMT微体系结构(基于IA-64的同时多线程体系结构)提出了一种新颖的基于映射表的寄存器机制——MTRM(Mapping Table-based Register Management),它通过映射表将连续的虚拟寄存器物理号映射到不连续的实际物理寄存器,并研究了编译器支持下的及时去配,实验结果表明该方案能有效提高性能.