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随着主控芯片时钟频率的逐渐增高,信号完整性成为了传播高速信号首先要考虑的问题。当高速信号需要通过较长的扁平电缆传输时,其特征阻抗的变化就变得尤为重要。由于印制电路板(PCB)的特征阻抗调整具有局限性,扁平电缆平衡端接的特征阻抗无法满足与PCB特征阻抗一致的设计要求。文章首先通过传输线理论计算了扁平电缆平衡端接的特征阻抗;其次,在CST线缆仿真中搭建了平衡与非平衡端接扁平电缆的3D模型,通过仿真得到了平衡与非平衡端接的特征阻抗;再次,通过实例验证了平衡端接扁平电缆特征阻抗的测试值与计算、仿真结果基本一致;最后,在整机系统中验证了仿真得到的非平衡端接的特征阻抗,并解决了原先样机中存在的信号完整性问题。通过对特征阻抗的研究,可以为扁平电缆端接方式提供理论支持。 相似文献
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阻抗控制与匹配问题是高速信号完整性分析中的一个重要方面。阻抗控制是保证高速信号在传播过程中波形不畸变的必要条件,而阻抗匹配是保证高速信号在接收端不发生反射,从而被正确接收的重要手段。差分线作为板级传输高速信号的有效载体,实现其阻抗控制与匹配尤为关键。利用高速器件的IBIS模型和MentorGraphics公司的仿真软件HyperLynx针对板级差分线阻抗控制与匹配的实现原理进行了仿真分析,加深了对差分线的理解和应用。 相似文献
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为在高速数字系统设计中,随着数字电路工作频率的提高,信号完整性问题变得无处不在,对电路稳定性影响巨大。针对高速PCB设计要求讨论了设计中涉及的延迟、反射、串扰等信号完整性问题,分析了各种破坏信号完整性的原因,并提供了改善信号完整性的对策。通过采用Cadence/SpecctraQuest仿真工具对一ARM9核心板电路板中的高速SDRAM时钟信号线的布局布线后的仿真,给处了由于没有阻抗不匹配造成设计失败的实例,重点分析了高速电路板中存在的阻抗匹配问题,并给出了利用Cadence/SpecctraQuest解决信号完整性问题办法。 相似文献
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LVDS在高速数字系统中的应用研究 总被引:1,自引:0,他引:1
信号完整性是高速数字系统中要解决的一个首要问题之一,LVDS则是近年来发展迅速的一种高速传输技术.在LVDS的基本原理和应用分析的基础上,结合实际LVDS收发芯片对几种不同端接、差分线对长度和间距情况下的高速有损传输进行了信号完整性的仿真和分析,通过对比参数改变时由于失配产生反射从而引起的过冲和时序的直观变化,探讨了它们在实际高速数字系统应用中的信号完整性方面的密切关系,为科学合理地应用LVDS技术提供了一定的依据. 相似文献
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射频电路设计中为了达到最大功率传输、减少回波损耗等电路性能,一般在输入和输出端加入阻抗匹配网络来加以改善,计算机仿真高效地解决了确定阻抗匹配网络结构及各元件参数的问题,通过ADS仿真确定了射频电路中匹配网络的元件最佳参数。在对一个工作在1.9 GHz频率的放大电路进行交流仿真之后加入匹配网络,利用ADS的调谐及优化处理功能确定了匹配网络的器件参数,得到改善后的电路及性能指标结果。利用网络分析仪测试所做实际电路得到的结果与仿真效果一致。 相似文献
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《Electron Devices, IEEE Transactions on》1986,33(7):1049-1053
A new driver circuit is developed for chip-to-chip logic signal transmission in Josephson computers. Multiple reflection noises between driver and connector impedance discontinuities may cause false logic operations in the driver and receiver circuits. Based on this factor, the driver is designed to match the impedance between the driver and transmission line in order to reduce multiple reflections. Since the noises due to the first reflections remain in this driver system, its use is limited to special cases. When used in these cases, however, the driver provides a shorter transmission path delay than Klein's driver. Experimentation shows that the driver has perfect impedance matching effects within a wide bias current margin (±26 percent). 相似文献