可编程FFT阵列处理器

本文提出了一种高度可编程的FFT阵列处理器、其阵列单元为2~s,处理的点数为2~r。采用4个单元的FFT阵列处理器可以使1024点的复数FFT(或IFFT)在519μS内完成。采用块浮点、12位字长的四单元FFT和四单元IFFT的阵列处理器已采用位片技术硬件实现,并用于雷达信号的实时处理。     

一种高速实时定点FFT处理器的设计

本文讨论了采用FPGA和ASIC硬件实现高速实时FFT处理器的设计方案，作者在这种高速FFT设计时选择的特点基于Radix4DIT算法、采用乒乓RAM的设计思路以及级与级间采用流水结构，另外由于FFT基4运算的复杂性，所以在设计基4运算单元、数据通道中串并转换、运算数据的立齐、颠倒位序、双地址发生等方面也有一些特点。整体上考虑是；尽可能地能够进行高速的FFT运算，本文针对1024点、16bits位长、定点数、复数点进行运算；考虑到芯片外围接口的问题，希望外围能够尽量方便用户使用，所以在外围数据、状态和控制线上比较精简，从而把复杂的控制部分转移到芯片内部实现。     

一种高性能FFT处理器的VLSI结构设计

针对高速数字信号处理的特点,研究了一种高性能FFT处理器的硬件结构。计算单元采用基4并行算法,使得基4碟形运算可以在一个时钟周期内完成,极大地提高了计算速度。根据该硬件结构,使用硬件描述语言和采用自顶向下的设计方法,完成了FFT处理器的电路设计。经硬件验证,达到设计要求。在系统时钟频率为100MHz时,1024点复数FFT的计算时间为12.8μs。     

一种基于FPGA的高性能FFT处理器设计

FFT算法是高速实时信号处理的关键算法之一，在数字EW接收机中有着广泛的应用前景。本文基于Xilinx公司的Vertex-Ⅱ Pro系列FPGA，设计一种级联结构的1024点FFT处理器，采用基-4并行蝶算单元，能并行处理四路输入数据，极大地提高了FFT的处理速度。在系统时钟为100MHz时，完成1024点复数FFT运算仅需要2．56μs。     

基于FPGA的FFT处理器设计

在OFDM系统中，调制和解调是通过FFT来实现的，FFT算法的实现是实时高速信号处理系统设计中的难点。针对FFT在OFDM通信系统中的实际应用，提出了一种切实可行的基于FPGA（现场可编程门阵列）的FFT实现方法与硬件结构。论文重点介绍FFT控制模块的设计原理，设计了一种新的FFT控制器结构，并采用Quartus对控制器做了详细的仿真研究。结果表明控制器使蝶形运算、读取数据、存储数据等操作协调一致，而且提高了系统的处理速度，在计算和数据通信间取得了平衡。     

低功耗浮点FFT处理器的设计

介绍了一种基于现场可编程门阵列(FPGA)的低功耗可配置浮点快速傅里叶变换(FFT)处理器的设计,可进行4点、16点、64点以及256点运算。采用按频率抽取的基–4算法和基于存储器的单蝶形结构。对蝶形运算单元进行优化,减少乘法器的数目,降低了功耗。存储单元采用乒乓存储结构,提高了数据的吞吐率。同时,采用浮点运算提高了处理器的运算精确度。该处理器采用中芯国际(SMIC)0.18 μm工艺库进行综合,功耗为0.82 mW/MHz,并在ACX1329-CSG324 FPGA上实现。     

一种基于FPGA的高性能FFT处理器设计

FFT算法是高速实时信号处理的关键算法之一,在数字EW接收机中有着广泛的应用前景。本文基于Xilinx公司的Vertex-IIPro系列FPGA,设计一种级联结构的1024点FFT处理器,采用基-4并行蝶算单元,能并行处理四路输入数据,极大地提高了FFT的处理速度。在系统时钟为100MHz时,完成1024点复数FFT运算仅需要2.56μs。     

FFT复数处理器设计与FPGA验证

本文介绍了一种基于现场可编程门阵列(FPGA)的快速傅里叶变换(FFT)复数处理器设计,可进行1024点复数计算。采用按时间抽取的基-4算法和基于RAM的蝶形结构。同时对最后一级旋转因子进行了优化,减少了存储器的资源占用。使用流水线的处理结构,控制器简单。最后定点matlab建模与Synopsys的仿真器VCS仿真结果进行了对比,功能正确。完成整个运算仅用了2064个周期。最后用Altera公司的CycloneIVE系列EP4CE10E22C8芯片完成原型验证,在时钟频率为50MHz时,完成1024点复数FFT仅用41.28μs。     

一种可编程、可扩展的新型模式识别模糊处理器

本文提出了一种可编程、可扩展的新型模式识别模糊处理器.在该处理器中,隶属函数可以根据需要进行编程,以满足不同应用场合的要求.另外,处理器芯片在规模上可以很容易地进行扩展应用,提高了处理器的灵活性.我们采用单层金属、单层多晶的2μm N阱标准数字CMOS工艺成功地制作了该模糊处理器中的核心单元电路芯片.     

超长可变点数FFT处理器设计与实现

介绍了超长可变点数序列FFT处理器的实现方法。采取将一维大点数FFT转换为二维小点数子FFT处理的措施,减小了存储器规模。使用乒乓RAM将基本运算模块级联,形成流水线结构,可连续高速计算N点复数序列FFT/IFFT。用现场可编程门阵列(FPGA)实现了可计算1k~1M点序列长度可变的FFT/IFFT处理器。     

低功耗可配置FFT处理器的ASIC设计

提出了一种低功耗可配置FFT处理器的设计方案和存储器地址产生方法,可进行8点、16点、32点、64点、128点和256点运算.采用基2算法和基于存储器的顺序结构,将长位宽的存储器分成两个短位宽的存储器,并在蝶形单元中将4个实数乘法器减少为3个,进一步降低了功耗.同时,在存储器读写和蝶形单元的运算之间采用流水线结构,以提高处理速度.该FFT处理器采用SMIC 0.18,um CMOS工艺库进行综合及布局布线,芯片核心面积为1.09 mm2,功耗仅为0.69 mW/MHz,实现了低功耗的目标.     

基于FFT硬件处理器的应用系统设计

专用FFT硬件处理器是数字信号处理中关键的部件之一，具有较为广阔的应用前景。文章讨论了一种专用FFT硬件处理器芯片的使用环境，重点介绍了电路接口，数据格式，与MCU的接口，与存储器的接口等，并提供了一个应用演示实例。     

一种新型高速低成本可重构FFT处理器结构

文中提出了一种基于FPGA的高速可重构FFT处理器结构.该结构采用精简控制算法[1]可针对从32点到1024点等不同点数数字信号进行FFT处理,并且在Xilinx公司Virtex2p系列FPGA上进行了综合及后仿真.结果表明该可重构结构相比Xilinx IP core而言资源占用减少16%~21%(slice),最高时钟频率提高了10%~30%,输入输出延时减少了56~116个时钟周期,运算效率明显提高,而功耗相当.可适用于低成本高速数字信号处理系统.     

基于动态可重构的FFT处理器的设计与实现

提出了一种基于局部动态可重构(DPR)的新型可重构FFT处理器.相比传统的FFT设计,该设计方法在重构时间上得到了很大改进,同时,处理器能够动态地添加或移除重构单元.采用新颖的FFT控制算法,使得可重构部分面积很小.该处理器结构在Xilinx Viirtex2p系列FPGA上进行了综合及后仿真.较之Xilinx IPcore,其运算效率明显提高,而且还实现了IP核所不具备的动态可重构性.     

超长点数FFT处理器的旋转因子生成方法

对于大点数FFT处理器,提出了一种新的旋转因子生成方法。首先对三角函数曲线分段进行折线近似,将线段端点及斜率存入存储器,然后通过查表以及插值计算的方法来生成旋转因子。在保证FFT计算精度的前提下,极大地降低了对旋转因子存储器容量的需求,对大点数FFT处理器的单片ASIC实现具有重要意义。     

一种新型通用可编程雷达信号处理器

介绍一种新型通用可编程雷达信号处理器,包括其处理功能、电路设计特点及应用。     

NXP推出软件可编程处理器PNX1005

恩智浦半导体（NXP）日前宣布推出最新的软件可编程媒体处理器PNX1005。这款处理器能够大幅提升高清晰度视频处理效能与改善影像品质,针对高清晰度视频进行压缩、解压缩、分析,而可编程信号处理功能也进一步提高。