一种基于FPGA的低功耗高速解码器设计

针对传统编解码算法复杂度高、不易扩展等问题,对自编码神经网络前向传播算法和结构进行了研究,提出了一种以自编码神经网络为编解码算法,以FPGA为实现平台的低功耗高速解码器系统。该系统实现了字符的编解码,同时可被应用于各种多媒体信息的编解码。通过Model Sim仿真,Xilinx ISE实现后进行硬件实测,对计算精度、资源消耗、计算速度和功耗等进行分析。实验测试结果表明,所设计的解码器能够正确完成数据解码功能,算法简洁高效,扩展能力强,系统具有低功耗、速度快等特点,可广泛应用于各种低功耗、便携式产品。     

MPEG-4变长解码器设计及VLSI实现

变长编码（Variable Length Codes，简称VLCs）由于其较强的数据压缩能力而被广泛应用在多媒体数据压缩领域，变长编码又分为传统的前缀码和具有错误恢复能力的可逆变长编码（Reversible Variable Length Codes，简称RVLCs）．传统VLCs的自身性质使它对信道错误的恢复能力很弱，RVLCs解码遇到传输错误时，充分利用了可用的数据．错误恢复能力强于VLCs．本文详细描述了传统VLCs和RVLCs解码器的解码算法和解码器的体系结构设计，最后，给出了一个基于MPEG-4 ASP@L5的变长解码嚣VLSI实现，结果表明，该实现完全适用于MPEG-4实时编解码系统．     

基于SoC平台的AVS可变长解码器设计

AVS是我国自主制定的音视频编码技术标准。可变字长编解码是AVS标准中的一项重要技术,该文提出了一种基于SoC平台的AVS可变字长解码（VLD）设计。根据AVS变长码表的特点,重新设计合理的变长码表减少时钟消耗,采用c语言和汇编语言进行设计、模拟,并通过了SoC仿真平台验证。在164MHz工作频率下实现满足基准档次6．0级别的AVS高清视频码流的实时解码要求。     

基于SoC平台的AVS可变长解码器设计

AVS是我国自主制定的音视频编码技术标准。可变字长编解码是AVS标准中的一项重要技术,该文提出了一种基于SoC平台的AVS可变字长解码(VLD)设计。根据AVS变长码表的特点,重新设计合理的变长码表减少时钟消耗,采用C语言和汇编语言进行设计、模拟,并通过了SoC仿真平台验证。在164MHz工作频率下实现满足基准档次6.0级别的AVS高清视频码流的实时解码要求。     

一种支持变长分组的CIOQ交换结构

在分析了组合输入输出排队结构的基础上,对传统CIOQ(Combined Input—Output Queued)的输出队列进行扩展和在内部交换结构中采用并行传送的方式,实现了交换调度的分布式操作和内部无加速的CIOQ交换;又通过将输出队列的状态信息反压到输入端和在输出端采取基于整包调度的算法,实现了对变长分组的交换,减小了定长信元交换中分组切割和重组的开销。     

统一传输定变长分组的几种技术

IP与ATM是现有的两种最重要的数据传输技术,如何将ATM及IP等业务数据结合起来以一种统一的方式进行传输,同时实现网络的可靠性与高效性是一个很好的研点。针对这几种技术,进行了概述和比较,阐释了各种技术的关键点。     

一种变长病毒的分析与清除

最近,在本单位的微机上发现一种不知名的病毒,用K72,CPAV均无法检测出来.笔者对其进行了深入分析,成功地清除了该病毒,在此介绍给同行,以便发现时能及时清除.一、变长病毒的标志当发现文件的长度无故增长,并且,如果COM文件的前五个字节为B8 XX XX FFEO;EXE文件的第3,4字节(文件映像长度)为FF FF及第17,18字节(SP寄存器应具有的值)为C1 05,则可判定文件感染了此种病毒.     

基于变长分组混沌映射的图像数字水印算法

本文提出数字水印混沌离散映射的嵌入算法,将水印和载体信息离散化分组,通过混沌映射将随机选定的水印分组嵌入到随机选定的载体分组中,嵌入过程中水印离散化分组、载体与载体分组的启始嵌入点、水印分组与载体分组的选择采用动态混沌映射确定。通过实例分析,该算法对嵌入水印后的图像剪切、压缩、颜色抖动、亮度调整、噪声干扰均具有较好的鲁棒性。     

一种LZ动态变长码的改进设计与分析

以LZ的变长码设计为研究对象,简要分析和讨论了目前已有的研究和设计方法的缺陷,提出了一种LZ动态变长码的通用编码方案。改进设计采用了动态记录匹配位置和分段等长扩展的方法,大幅度减少了编码的长度,降低了匹配长度取值变化的影响,对于不同长度及概率分布的输入文件,均可取得最佳编码效率。对改进设计进行了分析和论证。     

一种新的H.264变长编码方法

新一代视频压缩标准H.264中采用了统一变长编码(UVLC)。该文分析了几种在统一变长编码基础上的工作之后,提出了一种新的变长编码方法,并对其进行了测试。实验结果表明:在基本相同的峰值信噪比(PSNR)下,采用新的变长编码方法后的码率比标准编码方法节省了3.1%～11.7%。     

无线通信中的低功耗维特比译码器设计

针对无线通信中低功耗维特比译码器设计结构复杂的问题,提出一种四级流水串并结合的(2,1,9)低功耗维特比译码器。该译码器采用改进的加-比-选(ACS)单元,以降低硬件复杂度,在提高时钟运行速率的基础上减少运行功耗。幸存路径存储单元采用改进的路径相消方法,减少译码器的输出延迟,提高译码效率。性能分析结果表明,基于TSMC 0.18μm CMOS逻辑工艺,在1.62V,125℃操作环境下,该译码器数据最大速度为50MHz,自动布局布线后的译码器芯片面积约为0.212mm2,功耗约为23.9mW。     

应用于AVS视频解码器的VLD设计

设计了一种可应用于国家标准AVS(Audio Video Coding Standard)的变字长解码器,根据码流特点进行硬件模块划分;采用桶形移位器并行解码,每个时钟解一个码字,采用Verilog语言进行设计、模拟,通过了FPGA验证。用0.18μmCMOS工艺库综合,电路规模为1.6万门左右,最高频率能够达到166MHz,可实时解码720p/1080i高清AVS码流。     

低功耗软判决维特比译码器的设计

维特比译码器是广泛使用的极大似然解码方法。该文提出了有别于IEEE 802.11a标准的解码方法，将软判决译码使用在该标准卷积码的解码机制上，利用算术部件的重组和混合向后追溯式以及时钟关断技术，在保证性能和低复杂度前提下减少存储器读写操作以降低功耗，利用SMIC 0.18μm CMOS工艺设计实现该译码器，在ALTERA FPGA上实现原型验证，性能满足IEEE802.11a标准要求。     

适用于H.264视频解码器的VLD设计

设计了一种适合于H-264的变字长解码器，根据码流特点进行模块划分，减少硬件开销；采用并行结构解NAL包，解码效率高；采用了桶形移位器，进行并行解码，每个时钟解一个码字。采用Verilog语言进行设计、仿真，并通过了FPGA验证，可以在FPGA上实时解码标准清晰度的H．264视频。用0．18μm CMOS工艺库作综合，电路规模为1．6万门左右，最高频率能够达到150MHz。     

AVS及H.264双模可变长解码器设计

为使视频解码芯片能同时兼容AVS及H.264这2种视频编码标准,设计一种双模可变长解码器。该设计复用码流缓冲移位和指数哥伦布解码模块,采用组合逻辑电路查找码表,对AVS和H.264码表进行优化与重组。在ModelSim环境下完成仿真测试,并通过FPGA芯片进行综合验证。结果表明,该设计能有效支持AVS和H.264 2种标准,减小电路资源消耗和面积,并提高查找表的查找效率。     

寄存器传输级低功耗设计方法

随着移动设备需求量的不断增大和芯片工作速度的不断提高，芯片的功耗已经成为电路设计者必须考虑的问题，对于芯片整体性能的评估已经由原来的面积和速度的权衡变成面积、时序、可测性和功耗的综合考虑，并且功耗所占的权重会越来越大。本文主要讲述在RTL设计中如何实现低功耗设计。     

智能变结构电力系统稳定器的设计

依据变结构控制理论并运用人的智能，提出了智能变结构电力系统稳定器的设计方法。控制规律易于实现，且对网络结构和系统工作点的变化具有鲁棒性。仿真结果表明，与常规系统稳定器相比，智能变结构电力系统稳定器能更有效地改善系统的动态特性。