ALTECC_DECODER IP核的IEEE 1500 Wrapper设计

IP核的广泛应用提高了电路集成的效率。由于众多功能各异的IP核集成在电路中,完善的测试机制是确保其正常工作的前提。因此,如何对IP核进行测试成为复用IP核技术必须解决的问题。IEEE Std 1500提供了IP核的测试实现机制,文中基于IEEE 1500研究如何实现IP核的Wrapper设计,实验以Hamming码译码IP核ALTECC_DECODER为测试对象,验证了IEEE 1500 Wrapper可有效地对IP核进行测试。     

NoC千兆以太网资源节点设计

为解决NoC和PC机之间通信速率低的问题,本文为NoC设计一个千兆级的网络通信资源节点,该资源节点主要包括UDP数据组包、UDP数据解包、三速以太网控制器和资源网络接口等模块。以典型的2D Mesh结构NoC系统作为测试对象,实验结果表明,本文设计的资源节点能够实现最高1.02Gbps、平均995.4Mbps的数据传输速率,在基于NoC的高速数据传输领域具有一定的实用价值。     

基于FPGA的NoC路由节点的设计

在对NoC设计技术进行研究的基础上,建立满足要求的NoC路由节点模型,该模型采用规则的2D-Mesh拓扑结构,基于虚通道技术的虫洞数据交换方式以及无死锁的确定性XY维路由算法实现.用硬件描述语言Veril-og完成各部分的功能设计,在ModeSim仿真软件下进行功能仿真,并且在基于FPGA的NoC系统上实现了路由节点的功能.     

基于IEEE 1500的嵌入式芯核外壳测试封装设计

由于IP芯核被嵌入到片上系统(SoC)后,无法直接对其输入输出引脚进行测试,传统的测试方法已不能满足IP核的测试需求。在对IEEE 1500 标准进行相关研究的基础上,分析了测试架构的结构功能及其相应的操作指令,对ITC’02基准测试电路中的h953芯片进行了外壳测试封装设计,并通过多种指令仿真验证了设计的正确性。     

基于 IEEE 1500标准的嵌入式 ROM及SRAM内建自测试设计

嵌入式存储器在SOC中所占的面积比越来越大,同时也对嵌入式存储器测试技术提出了新的挑战．IEEE 1500标准为IP核设计商与集成商制订了标准的测试接口．基于此标准,本文完成了针对嵌入式存储器的测试外壳与具有兼容性的控制器的设计,以SRAM和ROM为测试对象进行验证,测试结果表明,该系统能准确地检测存储器存在的故障．     

SoC的存储器Wrapper设计及故障测试

在系统芯片SoC测试中,存储器的可靠性测试是一项非常重要内容.IEEE Std 1500是专门针对嵌入式芯核测试所制定的国际标准,规范了IP核提供者和使用者之间的标准接口.基于此标准完成针对SoC存储器的Wrapper测试壳结构和控制器的设计.以32×8的SRAM为测试对象进行测试验证.结果表明,系统能够准确的诊断出存储器存在故障.     

基于IEEE Std1500标准的互连检测构架设计

摘要：随着电路系统向着高密度、高速度的方向发展,引发了严重的信号完整性问题。针对串扰故障,MT故障检测模型具有较好的故障覆盖率,但也存在含有大量矢量冗余的问题。通过对传统MT故障模型的精简,提出了一种新的串扰故障检测模型—改进型MT模型。模型对种子进行筛选及施加,测试矢量有规律跳变,产生了全部的测试矢量。通过对基于IEEE Std 1500标准的IP核测试壳各部分进行设计,特别是对测试环单元进行设计,实现了改进型MT模型故障检测。设计的IP核测试壳能够对IP核与核间互连线进行串行测试和并行测试。通过quartus ii平台仿真及数据计算,验证了该测试构架的有效性和故障检测的高效性。     

基于动态权重仲裁的NoC路由节点的设计

针对多核系统中各计算核之间存在不均衡通讯的情况,设计和实现了一种基于动态权重仲裁的片上网络路由节点,取代目前NoC路由节点广泛使用的固定优先级仲裁器和RR仲裁器。路由节点可检测各个方向的拥塞情况来判断各个方向的优先程度,并以轮转权重的办法来动态调整各个方向的权重。实验结果表明,基于动态权重仲裁的路由节点能有效改善在多核间不均衡通讯的情况下片上网络的性能。     

数字IP核的IEEE Std1500外壳架构设计研究

IP核可测试性架构的多样性、互不兼容性给SoC的测试带来不便,IEEE Std1500针对此问题提出了一种标准的、可配置的可测试性架构,如何设计实现这种架构便成为SoC测试研究的热点问题.基于IEEE Std1500,利用边界扫描技术,结合自行设计的IP核,本文给出标准化架构的设计过程,利用quartus ii平台仿真验证了多种测试指令下设计的有效性.提出的外壳并行配置设计打破传统串行测试的局限性,为实现SoC中IP核的并行测试、缩短测试时间提供新的思路.     

基于IEEE 802．16 Mesh网络节点接入过程的研究

文章对IEEE802．16 Mesh网络节点接入过程进行了分析,根据现有接入过程所产生的问题,通过改进了接入算法和MAC层网络控制时隙分配的方法,从而达到提高节点接入成功率和减小节点接入时延的目的。     

基于安全控制边界单元的IP核测试封装方法

为了解决测试信息传递的问题,IEEE组织推出了IEEE1500 IP(Intellectual Property)核测试封装标准以标准化口核测试接口.然而该标准给出的典型测试封装存在由测试数据扫描移人造成的不安全隐患.本文提出了一种基于安全控制边界单元的IP核测试封装方法.这种方法的核心思想是在典型的测试封装边界单元的...     

片上网络路由器的测试及其外壳旁路故障的诊断

目前采用IEEE 1500测试外壳的方法可以一定程度上解决NoC(Netword on Chip)路由器测试的问题,但当测试外壳的旁路出现一个以上的故障时,很可能导致一整条扫描链上的NoC路由器测试失败.针对该问题,本文通过提出一个深度优先最短路径算法得到从固定的扫描输入端到扫描输出端的最短路径,并通过提出的递归划分逐步求精法对路径进行筛选分块排序,构造多条扫描测试链将整个网络中的路由器分开测试.本文给出了测试外壳旁路故障的诊断和容错方法,使用节点分类测试方法实现对NoC路由器旁路故障的定位,并通过本文提出的测试外壳结构实现对故障旁路的容错.     

BIST for network on chip communication infrastructure based on combination of extended IEEE 1149.1 and IEEE 1500 standards

In this paper we propose a BIST based method to test network on chip (NOC) communication infrastructure. The proposed method utilizes an IEEE 1149.1 architecture based on BIST to at-speed test of crosstalk faults for inter-switch links as well as an IEEE 1500-compliant wrapper to test switches themselves in NOC communication infrastructure. The former architecture includes enhanced cells intended for MAF model test patterns generation and analysis test responses, and the later architecture includes: (a) a March decoder which decodes and executes March commands, which are scanned in serially from input system, on First-In-First-Out (FIFO) buffers in the switch; and (b) a scan chain which is defined to test routing logic block of the switch.To at-speed test inter-switch links one new instruction is used to control cells and TPG controller. Two new instructions, as well as, are applied to activate March decoder and to control scan activities in switch test session. These instructions are defined to fully comply with conventional IEEE 1149.1 and IEEE 1500 standards.