非线性模拟电路可测试性度量研究

模拟电路的可测试性度量是指导其进行可测试性设计的基础,针对目前非线性模拟电路可测试性分析过程复杂,无法量化的问题,在深入研究模拟电路可测试性度量和非线性模拟电路特性的基础上,利用分段线性方法将非线性模拟电路近似等效为线性模拟电路,并给出了非线性模拟电路可测试性度量的计算方法,极大拓宽了可测试性度量的应用范围;最后通过实例详细讲解了计算过程,并利用模拟电路可测试性度量的定义验证了该结果的有效性,该方法计算量小,不受容差影响,对非线性模拟电路可测试性研究具有一定的指导意义。     

可测试性设计中的优化问题及求解算法

近20年来,为了解决结构日益复杂的VLSI电路的测试问题,可测试性设计技术得到了迅速发展.在可测试性设计中,如何针对不同的对象及测试需求进行优化设计,以尽可能降低总体设计代价,是一个非常重要且亟待解决的问题.文章应用图论对可测试性设计中的两种典型优化问题进行了数学描述,并构造了相应的可行求解算法.     

可测试性设计中的优化问题及求解算法

近２０年来,为了解决结构日益复杂ＶＬＳＩ电路的测试问题,可测试性设计得到了迅速发展。在可测试性设计中,如何针对不同的对象及测试需求进行优化设计,以尽可以降低总体设计代价,是一个非常重要且亟待解决的问题。文章应用图论对可测试性设计中的两种典型优化问题进行了数学描述,并构造了相应的可行求解算法。     

JTAG软核设计与仿真

JTAG边界扫描测试是一种新型的VLSI电路测试及可测试性设计方法。本文论述了边界扫描技术的结构特征及软核设计方法,并分析了JTAG电路中数据传输的路径及电路对速度的影响,以采样指令为例进行了功能仿真。     

JTAG软核设计与仿真

JTAG边界扫描测试是一种新型的VLSI电路测试及可测试性设计方法。本文论述了边界扫描技术的结构特征及软核设计方法．并分析了JTAG电路中数据传输的路径及电路对速度的影响，以采样指令为例进行了功能仿真。     

数字电路功能级上的可测试性设计

集成电路规模的增加,使电路的可测试性成了设计阶段必须考虑的问题,这就需要预先确定电路中各部份的测试性能。本文用概率的观点分析了电路功能(模块)级上的可测试性,提出了可控、可观谱的概念,并导出一套新的模块级上的可控、可观测度的计算方法,从而使大规模电路的可测试性设计成为可能。     

软件的可测试性设计

软件产品开发规模的扩大和数量的增长迫切需要找到一种方法来增加软件测试的有效性。可测试性设计可以增强软件的可测试性,降低测试的强度。该文讨论了软件可测试性的特征和影响软件测试的因素,以及改进软件可测试性设计的几种方法。建议在软件开发的整个周期中融入软件的可测试性的设计。     

基于边界扫描技术的TAP接口研究

边界扫描机制是一种新型的VLSI电路测试及可测试性设计方法。该文在研究边界 扫描体系结构和TAP接口控制器的基础上，在一个测试系统中，实现了基于JTAG规范的主TA P 接口设计。     

空间以太网数据总线可测试性设计与分析

空间应用领域不断拓展使得空间有效载荷数据管理与传输越来越复杂,对空间数据总线的可靠性、测试的有效性提出更高要求。针对数据总线的可测试性现状及以太网的空间应用情况,提出空间有效载荷以太网数据总线测试性设计要求,基于FMECA及多信号模型对空间以太网数据总线进行可测试性分析,设计。通过搭建空间以太网仿真平台对可测试性设计进行验证。结果表明：设计达到可测试性要求,加入可测试性设计后对系统的性能影响较小,对空间数据总线的测试性设计具有实际的指导意义。     

机载计算机的可测试性工程设计（DFT）

安装在飞机上的嵌处式计算机,称为机载计算机,它的可测试性设计是整个设计中的非常重要的方面,设计要求在每次飞行前,机载计算机地测试,确定机载设备的完好性;在空中飞行中,需要对计算机进行实时测试,以确保计算机运行的正确性。当测试发现故障时,应立刻告警或进行应急处理。本在介绍机载计算机的可测试性设计原理和测试分类的基础上,提出了在不同的测试级别上的可测试性工程设计技术。     

数字信号处理器芯片核NDSP25的可测试性设计

介绍了可测试性设计的一般方法,着重讨论了NDSP25数字信号处理器芯片核的可测试性设计策略,以及可测试性设计的实现,并对可测试性设计的结果进行了统计和分析。     

基于边界扫描的混合信号电路可测性结构设计

在深入研究IEEE1149.1及IEEE1149.4标准的基础上,设计并实现了符合标准的混合信号电路边界扫描可测性结构各组成部分,包括测试访问口控制器、数字边界扫描单元、模拟边界扫描单元、测试总线接口电路及测试寄存器;构建验证电路进行了测试验证。测试结果表明,所设计的混合信号电路可测性结构是可行的,并可以应用到混合信号电路中提高电路的可测试性。     

基于DES理论的数模混合电路可测试性研究

近年来出现的离散事件系统(DES)理论为数模混合电路的测试提供了一种新的解决思路，本文对DES理论在求取数模混合电路的可测试性和最小测试集中的应用进行了论述。该种方法可以在计算机上用C 语言实现。     

基于DES理论的数模混合电路可测试性研究

近年来出现的离散事件系统(DES)理论为数模混合电路的测试提供了一种新的解决思路，本文对DES理论在求取数模混合电路的可测试性和最小测试集中的应用进行了论述。该种方法可以在计算机上用C十十语言实现。     

应用于逻辑核的BIST关键技术研究

随着集成电路工艺进入深亚微米阶段后,电路复杂度的不断提高,特别是片上系统的不断发展,主要包括验证测试和制造测试的芯片测试,正在面临着巨大的挑战,传统的使用自动测试设备的测试方法越来越不能满足测试需要。各种用于提高芯片可测试性的可测性设计方法被提出,其中逻辑内建自测试方法已经被证明为大规模集成电路（VLS1）和SOC测试的一项有效的可测试性设计方法。文章首先对Logic BIST的基本原理结构进行介绍,然后对其在实践应用中的一些难点问题进行详细分析,最后给出针对一款高性能通用处理器实验的结果。     

装备自动测试系统软件的可测试性设计与分析

针对导弹通用自动测试系统的功能与实现,对系统的软件部分进行可测试性设计分析研究。结合目前测试系统软件的测试与排错技术研究,提出了几种提高软件可测试性的可行性设计技术。实践证明,这些技术可以显著提高自动测试系统软件的可测试性。     

一种并发程序可测试性分析框架

软件可测试性是对测试软件难易程度的预测，在测试、度量等许多领域中得到了广泛应用．由于并发程序执行的不确定性，其可测试性分析尚有很多难点有待解决．该文提出了一种并发程序可测试性分析框架．在充分分析程序内部数据流、控制流以及并发和同步对数据流和控制流影响的基础上，从单个并发单元、并发因素、共享变量因素及通信关系4个方面对并发程序的可测试性进行了分析，为综合度量并发程序的可测试性提供了依据．     

软构件的可测试性研究

构件的可测试性是决定构件质量的关键因素,若能在构件设计阶段就考虑构件的可测试性问题,改善和提高构件的可测试性,那么构件质量就能得到很好的保障,进而减少系统开发时的测试成本。文中针对这个问题,讨论了影响构件可测试性的几个因素,分析了构件测试中存在的问题和构件测试要达到的目标,提出一种构造可测试性构件的通用体系结构,即在原有构件的基础上增加测试工具,把可测试性构件当作对包含嵌入式测试和跟踪工具的扩展单元。     

VLSI芯片的可测试性、可调试性、可制造性和可维护性设计

CMOS器件进入深亚微米阶段，VLSI集成电路（IC）继续向高集成度，高速度，低功耗发展，使得IC在制造、设计、封装，测试上都面临新的挑战，测试已从IC设计流程的后端移至前端，VLSI芯片可测试性设计已成为IC设计中必不可少的一部分，本文介绍近几年来VLSI芯片可测试性设计的趋势，提出广义可测试性设计（TDMS技术）概念，即可测试试性，可调试性，可制造性和可维护性设计，并对可调试性设计方法学和广义可测试性设计的系统化方法作了简单介绍。     

软构件的可测试性研究

构件的可测试性是决定构件质量的关键因素，若能在构件设计阶段就考虑构件的可测试性问题，改善和提高构件的可测试性，那么构件质量就能得到很好的保障，进而减少系统开发时的测试成本。文中针对这个问题，讨论了影响构件可测试性的几个因素，分析了构件测试中存在的问题和构件测试要达到的目标，提出一种构造可测试性构件的通用体系结构，即在原有构件的基础上增加测试工具，把可测试性构件当作对包含嵌入式测试和跟踪工具的扩展单元。