功率VDMOS的EMI分析

针对功率VDMOS器件在实际应用中的电磁干扰(EMI)问题,对国内两家公司两款高压VDMOS产品进行应用于LED驱动电源模块的整机EMI测试以及VDMOS样管的动态特性测试,提出了功率VDMOS的EMI噪声优化方案。分析结果表明:适当增大VDMOS的寄生栅电阻R_g,增大VDMOS的输入电容C_(iss)和米勒电容C_(gd)可改善VDMOS器件EMI性能,但这会增加VDMOS器件的开关损耗。因此,在器件设计时需根据实际应用折中考虑。     

功率VDMOS器件抗SEB/SEGR技术研究进展

针对功率VDMOS器件抗单粒子辐射加固技术在空间辐射环境下的要求,从重粒子对VDMOS器件的辐射机理及作用过程出发,归纳出功率VDMOS器件抗单粒子辐射加固的三类技术:屏蔽技术、复合技术和增强技术。综述了国内外功率VDMOS器件这三类抗单粒子辐射加固技术的研究进展,为半导体器件抗单粒子辐射加固技术研究提供了参考。     

功率VDMOS稳态热阻测试的关键影响因素

热阻值是衡量功率VDMOS器件热性能优劣的重要参数,但在实际的热阻测试过程中,诸如测试电流、延迟时间、壳温控制等因素都会对测试结果造成直接的影响。因此,测试时应当深入理解和分析各种影响因素,依据严格的测试标准灵活的使用测试设备,以达到较高的测试精度和重复性。按照稳态热阻测试的步骤,详细论述了影响其测试结果的关键因素,并提出较为准确的修正方法,设计了针对性试验对其进行了验证。试验表明,该测试方法实现了较为精确的稳态热阻测量,可为功率VDMOS热阻测试标准的制定提供参考和借鉴。     

功率VDMOS器件的研究与发展

简要介绍了垂直双扩散功率场效应晶体管(VDMOS)的研究现状和发展历史.针对功率VDMOS器件击穿电压和导通电阻之间存在的矛盾,重点介绍了几种新型器件结构(包括沟槽栅VDMOS、超结VDMOS、半超结VDMOS)的工作原理和结构特点,以及其在制造工艺中存在的问题.对不同器件结构的优缺点进行了比较分析.对一些新型衍生结构...     

大气与真空下功率VDMOS散热特性研究

针对功率VDMOS真空下壳温显著升高的问题,对安装叉指形散热器的功率VDMOS进行了三维建模和温度场模拟分析,研究了其在大气与真空环境下的散热模型。真空环境下功率为10 W、散热片面积为278.42 cm2时,VDMOS壳温较大气下升高了89.8℃。找出了VDMOS大气及真空下壳温与工作功率及散热器表面积之间存在的关系,并进行了相应实验,利用公式计算出的器件壳温与实验壳温的最大差值,大气下不超过2℃、真空下不超过3℃,皆未超过5%,该公式可以作为功率VDMOS应用及热设计的参考依据。分析了真空环境下,功率VDMOS壳温显著升高的原因,并提出了改善措施。     

基于结构函数的功率VDMOS器件热特性分析

基于结构函数理论,运用改进电学测试法,对同一器件管壳与基板间的不同界面进行研究,发现其积分结构函数曲线发生了分离;通过该分离点确定器件稳态结壳热阻值,获得了器件内部各结构层的热阻分布.比较测试结果与理论值,两者基本一致.该测试方法简单、方便,比传统热阻测试法准确且重复性好.对比了采用不同封装工艺的器件的微分结构函数,观察发现,其峰值位置发生了偏移;进一步的超声波扫描证实了偏移的原因是存在焊料层空洞,提出了相应的改善措施.研究表明,利用结构函数理论分析功率VDMOS器件热特性是一种准确而可靠的方法.     

评价功率VDMOS器件SEB效应的畸变NPN模型

构建了一个半径为0.05μm的圆柱体,用于模拟单粒子辐射功率VDMOS器件的粒子径迹,且圆柱体内新生电子和新生空穴的数目沿圆柱体的半径方向呈高斯分布。考虑到功率VDMOS器件的SEB效应与寄生NPN具有直接关系,提出了一种畸变NPN模型,并通过合理假设,推导出功率VDMOS器件在单粒子辐射下安全漏源偏置电压的解析式。结果表明,使用解析式计算得到的SEB阈值与TCAD仿真结果吻合较好。该模型可被广泛用于功率VDMOS器件SEB效应的分析和评价,为抗辐射功率VDMOS器件的选型及评价提供了一种简单和廉价的方法。     

功率VDMOS器件的ESD瞬态模型

基于对功率VDMOS器件ESD保护及初始条件的分析,建立了VDMOS器件的ESD保护等效电路,分析了ESD响应过程,得到功率VDMOS器件的ESD瞬态模型.分析结果表明,该模型准确地描述了功率VDMOS器件的ESD瞬态放电过程,解决了以往模型中初始条件分析不足等同题.借助该模型,获得ESD器件的等效电阻和击穿电压、VDMOS的栅极输入电阻、栅源电容、栅氧厚度等与功率VDMOS器件抗ESD能力的关系,为功率VDMOS器件的抗ESD保护设计提供重要指导.     

三维功率MOSFET器件漏极持续电流分析方法

二维功率MOSFET器件的漏极持续电流是一个受限于封装形式和芯片设计的极限参数,传统分析方法是通过器件的最大耗散功率对其进行评估。基于三维集成技术的功率MOSFET器件,散热路径热阻难于精确确定,故提出一种针对三维集成功率MOSFET器件,以晶格自加热效应为基础的漏极持续电流分析方法,并以一颗开关工作状态下的100 V功率VDMOS器件为研究对象,在正向设计阶段分析了功率VDMOS器件漏极持续电流的导通偏置条件。最后通过流片结果验证了该方法的可行性。     

6H-和4H-SiC功率VDMOS的比较与分析

采用二维器件模拟器ISE TCAD 7.0,对比研究了6H-SiC和4H-SiC VDMOS的基本特性.结果表明,在Vgs为8 V时,4H-SiC VDMOS的漏极电流比6H-SiC高约1.5倍,证实了4H-SiC具有较高的体迁移率,且受准饱和效应的影响较小,因此比6H-SiC器件具有更高的饱和电流密度,而两种器件的阈值电压基本相同,均为7 V左右.对器件开关时间和单位面积损耗的分析表明,4H-SiC比6H-SiC更适合用于VDMOS功率器件.此外,还研究了沟道长度对器件漏极饱和电流的影响,结果表明,随着沟道长度的减小,器件的漏极电流增大.     

双极-MOS功率半导体器件概述

本文描述双极-MOS(BiMOS)功率半导体器件的基本结构和特性。重点介绍新型电力电子器件IGBT和MCT。并对双极晶体管、VDMOS和IGBT的性能进行了比较。     

VDMOS功率器件开关特性研究

本文详细分析了线性负载ＶＤＭＯＳ功率器件的开关特性，得到了开关时间与栅输入电容及器件跨导、测试（工作）电流及电压的关系，并以方形原胞为例，指出了在设计和工艺上提高开关速度的途径。     

钝化层质量对高压功率器件可靠性的影响

针对钝化层质量对高压VDMOS器件可靠性的影响做了研究。通过流片生产中的产品遇到的实际问题,分析了高压VDMOS器件的钝化层可能存在的离子或者受热应力对器件可靠性的不良影响,并在实际工艺和芯片设计上作出了相应的改进,流片验证可靠性得到了有效的改善。     

高压功率VDMOS管的设计研制

随着功率电子器件进一步向高压、高频、大电流方向发展,VDMOS晶体管的市场将会越来越广阔。通过综合各种模型,优化外延层厚度和掺杂浓度。设计了高压VDMOS器件的元胞图形以及器件尺寸,并在终端利用新的思路,从而提高了漏源击穿电压,基于理论分析在工艺上成功实现了耐压为500V,导通电流为3A的功率VDMOS器件。     

Unclamped inductive switching behaviour of high power SOI vertical DMOS transistors with lateral drain contacts

The switching dynamics of silicon-on-insulator (SOI) high power vertical double diffused MOS (VDMOS) transistors with an inductive load has been investigated by device simulation. Unlike other conventional VDMOS devices, this device has drain contacts at the top surface. In general the switching behaviour of a power device during the unclamped inductive switching (UIS) test will determine the reliability of the power device as the energy stored in the inductor during the on state is dumped directly into the device when it is turned off. In this paper we compare the switching dynamics of the SOI VDMOS transistor with standard bulk silicon VDMOS device by doing numerical simulations. It is shown here, using 2D-device simulations that the power dissipated in the SOI VDMOS device during the UIS test is smaller by approximately a factor of 2 than in the standard bulk silicon VDMOSFET. The lower dissipation is due to the presence of the silicon film/buried oxide/substrate structure (this structure forms a SOI capacitor). In the case of the SOI VDMOS transistor the energy released from the inductor during the UIS test is stored to some extent in the SOI capacitor and partly dumped directly into the device. As a result the maximum current through the SOI device is separated in time from the maximum voltage across the device, unlike in the bulk case, thereby reducing the maximum power.