基于脉动阵列的HMMer加速系统

HMMer是用PHMM来对蛋白质或氨基酸序列查询进行分类和匹配的生物信息学软件工具包,但是由于HMMer的并行特性,HMMer在传统的串行化CPU平台上运行十分耗时。采用FPGA对HMMer的核心算法P7Viterbi进行加速,在P7Viterbi算法中存在一个限制并行性的多层循环的迭代间数据依赖关系,以前的工作都是忽略该循环反馈或者串行化这部分程序,从而导致精度和效率的降低。提出了一种基于FPGA的可以适应P7Viterbi的数据依赖特性的基于脉动阵列的并行运算结构,采用自动重算机制来解决阻碍计算并行的回边问题。在FPGA中通过并行流水技术实现的加速系统能够有效地提高HMMer的运算效率。实验结果表明,提出的带有20个运算单元的结构和Intel Core2 Duo 2.33 GHz CPU平台相比,加速比能够达到56.8倍。     

卷积神经网络数字识别系统的FPGA实现

数字识别所依靠的经典网络模型主要为BP神经网络和卷积神经网络。相比较，卷积神经网络的识别效果更好，更适合处理图像识别问题。目前，卷积神经网络多为软件实现，而硬件有着并行性与速度快的优点。因此，意图以硬件描述语言（Verilog）实现卷积神经网络，在保证在高识别率的情况下，充分挖掘硬件实现的优点。通过研究网络的工作原理及结构，构造完整电路模型，给出了现场可编程门阵列（Field-Programmable Gate Array，FPGA）的实现方案。卷积神经网络通过反向传播训练MNIST数据库中60?000幅数字样本图片，提取准确率最高的权重与偏置，再进行网络的前向传播，完成数字识别。完整过程借助ModelSim和Quartus II仿真工具实现。仿真结果表明，全部样本在100?MHz时钟下训练耗时50?ms，相较软件实现而言，速度明显提高，满足硬件设计的实时性，且准确率较高，可达95.4%。该研究为应用于嵌入式设备的图像识别提供了方法和策略，具有实际应用价值。     

基于FPGA的嵌入式SNMP代理设计与实现

随着网络设备的广泛应用，网络管理的需求日益增长，同时网络管理代理设计变得越来越重要。笔者基于先进的可编程器件FPGA，采用SoPC技术搭建SNMP代理系统结构，使用嵌入式操作系统μC／OS-Ⅱ实现代理的任务调度。将SNMP代理划分为mib、snrnpd算法、报文编解码和trap四个关键模块。考虑到工程实际操作系统应用环境，笔者实现了SNMPv2的代理，对于SNMPv3的实现方式，也提出了参考性建议。结果表明，配合SNMP管理站，设计能高效地实现对设备的网络管理。     

FPGA测试技术及ATE实现

随着FPGA的规模和复杂性的增加,测试显得尤为重要。介绍了SRAM型FPGA的结构概况及FPGA的测试方法,以Xilinx公司的spartan3系列芯片为例,利用检测可编程逻辑资源的多逻辑单元（CLB）混合故障的测试方法,阐述了如何在自动测试系统（ATE）上实现FPGA的在线配置以及功能和参数测试,为FPGA面向应用的测试提供了一种可行的方法。     

一种FPGA验证与测试的方法介绍

如何快速开发FPGA测试平台以实现FPGA验证与测试是本文的研究重点。基于PC、ATE与自制应用型DUT板,对FPGA验证与测试开发技术进行研究。PC主要完成测试程序下载与调试验证工作,自制应用型DUT板实现对FPGA的配置,ATE等待FPGA配置完成后进行信号输入与输出验证。基于该理论对Xilinx公司的XC2S200进行了实验,实验表明该方法可行并能快速实现测试开发与芯片验证,且具有很好的通用性,可用于其他FPGA芯片的测试、研究与验证。     

高性能人脸识别加速器优化设计及FPGA实现

计算机视觉的快速发展对嵌入式产品的系统性能要求越来越高,传统的现场可编程门阵列（Field Programmable Gate Array,FPGA）平台存在计算吞吐未能很好匹配内存带宽,通用处理器对卷积神经网络（Convolutional Neural Network,CNN）的实现效率不高,未能满足性能要求等问题。针对以上设计瓶颈,使用经典的LeNet-5神经网络模型,在Xilinx ZC706嵌入式开发平台上设计了一个高性能的人脸识别神经网络加速器,在高层次综合（High Level Synthesis,HLS）工具的基础上通过存储优化、定点量化、运算优化等方法对神经网络模型进行优化改进,实现了7层的CNN加速器。实验结果表明,CNN加速器的工作频率为200 MHz,相较于CPU,加速器实现了126倍加速,相较于GPU速度提升10倍以上,并且功耗仅为2.62 W。     

一种基于FPGA技术的高速数据通讯卡

介绍一种基于ＦＰＧＡ技术的，用于单片机控制的人机与微计算机间交换信息的数据通讯卡，通讯卡的结构简单，体积小，采用ＩＳＡ１６总线，从机与主机并行传输数据，传输速度可达２００ｋｂｐｓ以上，设有Ｐａｓｓｗｏｒｄ判别、通讯卡识别、从机识别等多项功能，使用方便。     

基于HTK的连续汉语数码语音输入系统研究

HTK是英国剑桥大学开发的一套基于C语言的语音处理工具箱,广泛应用于语音识别、语音合成以及字符识别等领域。文章在详细介绍了语音识别的过程、原理及相关概念的基础之上,介绍了HTK的基本原理和软件结构,以及使用HTK完成语音识别任务的整个过程。最后,讨论声学单元等一系列的模型参数的选择,使用HTK搭建一个简单连续汉语语音输入系统。     

基于VQ/HMM的自学习语音识别系统

本文讨论了用矢量量化／隐马尔可夫模型（ＶＱ／ＨＭＭ）法实现的语音识别系统，重点阐述了如何利用ＨＭＭ对多训练序列的迭代公式使系统具有自学习功能。经实测证明，该系统基本达到了预期性能。     

基于分布式算法的高阶FIR滤波器及其FPGA实现

提出一种新的高阶FIR滤波器的FPGA实现方法。该方法运用多相分解结构对高阶FIR滤波器进行降阶处理,采用改进的分布式算法来实现降阶后的FIR滤波器。设计了一系列阶数从8到1 024的FIR滤波器,通过Quartus II 7.1的综合与仿真,以及在EP2S60F1020C4 FPGA目标器件上的实现结果表明,该方法能够有效地减少硬件资源的使用且满足高速实时性的要求。     

可进化芯片的FPGA接口设计与实现

针对FPGA IP核在可进化可编程系统芯片(SoPC)中嵌入时存在FPGA IP核端口时序控制和位流下载的问题,实现一种适用于可进化SoPC芯片的FPGA接口。该FPGA接口使用异步FIFO、双口RAM的结构和可扩展的读/写命令传输方式来实现FPGA IP核与系统的异步通信。嵌入式CPU可以通过FPGA接口实现FPGA IP核的片内位流配置。FPGA接口中的硬件随机数发生器实现进化算法的硬件加速。使用自动验证平台与FPGA原型验证平台对FPGA接口进行验证来实现验证的收敛。测试结果表明,FPGA接口成功实现了嵌入式CPU与FPGA IP核的通信,完成芯片内的进化。     

FPGA平台实现基于遗传算法的图像识别的研究

利用模板匹配方法,采用基于遗传算法的图像识别技术,完成了对图像目标识别的算法验证。在此基础上进行了基于该算法的图像识别系统的FPGA实现,并在相关验证平台进行了硬件仿真与时序分析。实验结果表明,所设计的图像识别电路具有较高的识别精度和较快的识别速度。     

基于Nios Ⅱ的多用途扩频信号源组件设计

扩频信号源是扩频系统的重要组成设备,可以为扩频接收机提供各种形式的扩频信号（如直扩、跳频等）。针对目前市场上的扩频信号源价格昂贵,采用专用的扩频芯片也存在扩展和升级性能较差的问题,提出采用NiosⅡ软核处理器来实现性价比高且能够灵活改变调制方式的扩频信号源,将NiosⅡ的自定义组件技术与扩频信号源的产生原理相结合,设计出了一种基于NiosⅡ的扩频信号源自定义组件。此组件拥有直扩和跳频两种可选的调制方式,并且具有各种可控制的参数。在应用时利用SOPC（可编程片上系统）技术,只需在NiosⅡ系统中加入此组件并在顶层软件中调用该组件驱动函数库的函数即可产生多种调制方式的扩频信号。     

基于SOPC的说话人识别算法的实现与优化

利用可编程片上系统（SOPC）灵活的可编程性和现场可编程门阵列(FPGA)强大的并行处理能力,在FPGA上实现说话人识别算法,并从识别速度和识别精度两个方面对系统进行优化。研究了说话人识别算法的原理,针对其特点构建了SOPC系统,用乒乓操作实现语音采集和处理,利用FPGA的硬件实现算法中较为耗时的模块,提高了识别速度,同时又利用遗传算法来生成模板码书,提高了识别精度。最终,实现对说话人身份进行识别的功能,系统具有较高的实时性和识别精度。     

一种改进的粒子滤波算法及其FPGA硬件实现

提出了一种改进的粒子滤波目标跟踪算法,提出了限定区域的伪随机算法和根据权值分布的自适应重采样算法来提升目标跟踪的精度和并行特性。同时在算法的FPGA硬件结构实现上,对程序结构进行调整,充分利用流水线并行处理数值计算,运用硬件并行特性加快粒子的权值排序过程。实验结果表明,提出的算法在实验室场景与遮挡情况下都具有良好的跟踪准确性和实时性。     

一种图像动态范围压缩算法及其FPGA实现

灰度动态范围压缩是一种基本的图像增强处理方法,广泛应用于图像识别,视频监控等领域中。结合这一应用,提出了一种基于非线性变换的动态范围压缩算法,并且以FPGA为基础,针对一幅图像的处理进行硬件实现,给出了硬件整体构架以及算法逻辑,并针对FPGA速度与面积优化的问题,完成了控制逻辑的流水线设计。最后采用Verilog HDL对设计进行了描述,利用Ncverilog对模块进行了仿真,给出了基于Synplify Pro 8.2.1的实现方案。结果表明,该设计较好地实现了图像动态范围压缩,其硬件实现构架是行之有效的。     

改进Top-hat变换的小目标跟踪算法及FPGA实现

在改进Top-hat变换的基础上,设计并实现了一种基于FPGA的红外小目标实时稳定的跟踪系统。针对经典Top-hat变换对小目标检测的局限性,提出一种改进的Top-hat变换并将其用于对图像中小目标的增强。在此基础上,通过对视频序列中目标的运动估计和基于特征滤波器的空间滤波,稳定有效地计算出小目标的位置。为了将算法移植到FPGA芯片以获取实时的小目标跟踪效果,完成了系统的整体架构设计,并针对模板窗口运算在FPGA内实现的传统方法效率低的特点,设计一种基于FPGA的新型模板窗口计算方法,应用于相关的算法模块中。实验结果表明：系统可以获得良好的检测与跟踪效果,而且能够在20 ms内完成目标位置的计算,满足小目标跟踪的实时性要求。     

基于VQ-MAP和SVM融合的说话人识别系统

针对传统支持向量机（SVM）在说话人识别中运算量过大的问题,提出了VQ-MAP和SVM融合的说话人识别系统。它应用仅自适应均值向量的最大后验概率矢量量化过程（VQ-MAP）,来得到自适应的说话人模型,用此模型中的参数向量作为支持向量应用于SVM来进行说话人识别。用Matlab进行仿真实验,结果表明,基于VQ-MAP和SVM融合的说话人识别系统大大降低了运算量,SVM训练时间短,且具有较高的识别率。     

基于FPGA动态部分重构的D/TMR系统设计

在空间环境中,系统的可靠性是保障系统正常运行的关键。针对此问题,提出了一种基于FPGA动态部分重构的D/TMR系统设计,正常工作时采用DMR系统,具有较低的面积开销和功耗;当系统出现故障时,利用FPGA部分动态重构技术切换为TMR系统,不需要额外的故障检测与定位电路,就可以保持系统功能的连续性与可靠性。经实验验证,该设计方案具有可行性。