基于DDR SDRAM的高速数据采集系统的设计

采用DDR SDRAM作为被采集数据的存储体,研究了DDR SDRAM在高速数据采集系统中的应用,分析了DDR SDRAM的工作模式,给出了一种基于DDR SDRAM的高速数据采集系统的设计框图,研究了高速、大容量存储体的设计方案.结合高速数据采集系统的设计要求,重点研究了一种DDR SDRAM控制器的FPGA实现方法,简要介绍了控制器设计中各个模块的功能,最后给出了读/写控制模块对DDR SDRAM的读操作仿真时序图.     

DDR SDRAM控制器数据通道的设计与实现

在DDR SDRAM控制器的设计中,数据通道的设计是提高数据传输率的关键.本文按照JESD79E标准,讨论了DDRSDRAM控制器结构,分析了DDR SDRAM的读写过程,给出了控制器的读写时序方程,利用此方程设计出了一种高速数据通道.对设计高速数据通道用EDA工具进行了综合、仿真.仿真结果显示设计出的电路可以实现参数化配置并具有良好的性能.     

基于FPGA的DDR SDRAM控制器的设计和实现

DDR SDRAM,因其拥有较之SDRAM为两倍的数据读、写速率,已经成为存储器的主流,并得到了广泛的应用,尤其在高速、高精度、高存储深度的数据采集系统中。本文在分析了DDR SDRAM工作原理的基础上,预先在FPGA上利用Verilog硬件描述语言设计实现了DDR SDRAM的读、写以及刷新,给出了DDR SDRAM控制器的状态转换图及结构框图,为进一步与微控制器或数字信号处理器的连接创造条件。目前该控制器已经研制完毕,进一步还可以集成到数据采集系统中。     

基于WISHBONE的可兼容存储器控制器设计

随着近年来高速计算机的快速发展，人们对存储器频宽及性能的要求越来越高。作为第2代DDR存储器的DDR2 SDRAM具有高速、低功耗、高密度、高稳定性等特点，在未来的一二年里，它将逐步取代DDR SDRAM而成为内存的主流。尽管DDR2的地位正在不断上升，但DDR仍是当前流行的高速存储器。该文通过对这两种存储器的分析比较，基于WISHBONE总线，提出并实现了一种可兼容DDR与 DDR2存储器的控制器。     

视频解码芯片中DDR SDRAM控制器的设计

介绍了高速DDR SDRAM控制器没计以及在视频解码芯片系统中的应用。该设计将DDR控制单元和系统内部总线仲裁单元较好地整合成统一的控制器。根据DDR的工作原理和系统带宽要求，给出了DDR控制器关键部分在结构上和时序上的优化方案。同时还给出了FPGA原型验证的策略以及最后FPGA和ASIC的实现结果。     

基于DDR3 SDRAM的高速大容量数据缓存设计

为了满足对高清非压缩视频数据的实时采集要求,解决常用数据缓存因容量小、数据读写速率低等缺点带来的数据丢失问题,提出了一种基于DDR3 SDRAM的高速大容量数据缓存的设计方法;该方法采用了不同时域数据处理技术、高速数据存储技术以及总线优先级仲裁技术,实现了数据速率高达400 Mbytes/s的实时数据的高速缓存;实践证明,该数据缓存可应用于高清非压缩视频数据的实时采集系统中。     

用Xilinx FPGA实现DDR SDRAM控制器

DDR SDRAM使用双倍数据速率结构,它能获得比SDRAM更高的性能。DDR SDRAM需要特定的DDR控制器才能完成与DSP、FPGA之间的通信。由于Xilinx VirtexTM-4系列FPGA具备ChipSync源同步技术等优势,本设计采用它来实现DDR SDRAM控制器。该DDR SDRAM控制器采用直接时钟数据捕获技术,本文将重点阐述该技术。     

DDR SDRAM控制器的设计与实现

DDR SDRAM存储器已经得到广泛的应用。本文详细分析了DDR SDRAM控制器的结构和关键技术，并介绍了基于Altera FPGA的DDR SDRAM控制器实现。我们在深入分析DDR存储控制器工作原理及其内部结构后，直接使用Altera公司提供的IP核，在QuartusⅡ5．0开发环境中调用MegaCore（Altera公司的IPcore），根据具体应用需求进行了DDR SDRAM控制器的设计并加以实现。     

基于FPGA的大容量数据高速采集系统的设计

介绍了一种基于DDR2 SDRAM与USB 2.0接口的大容量数据高速采集系统,该系统以FPGA为控制核心;利用FPGA的内部模块化的编程、DDR2 SDRAM的大容量存储以及USB 2.0接口的高速传输能力实现了数据的高速采集、大容量存储和传输;该系统支持热插拨和即插即用,使用方便;实验结果表明该系统可以实时高速的进行数据采集、存储和传输,最高传输速率可达20 MByte/s;在信号的高速采集领域有着很高的应用价值。     

基于FPGA的三端口非透明型SDRAM控制器

本文采用Altera公司的Stratix系列FPGA实现了一个三端口非透明型SDRAM控制器,该控制器面向用户具有多个端口,通过轮换优先级的设计保证了多个端口平均分配SDRAM的带宽且不会降低传输速率。将访问SDRAM空间虚拟成一个简单的访问三口RAM的操作,采用乒乓的DMA传输机制大大提高了数据传输的带宽和效率。     

嵌入式系统的显卡方案设计

介绍具有面向微处理器的通用接口显卡系统,可使低速微处理器轻松驱动高分辨率显示器,且占用微处理器的时间极少。该方案以DDR SDRAM为显存存储图像数据,以FPGA为核心,控制并读/写显存中的数据,并将显存中的数据同步到液晶屏的驱动时钟下,形成持续的数据流,同时输出控制信号控制液晶屏的驱动,嵌入式微处理器仅需要在改变图像时输出数据,而不需持续输出驱动信号和数据流,从而大大降低嵌入式处理器的驱动负担。     

DDR2 SDRAM控制器接口的FPGA设计及实现

DDR2 SDRAM是第二代双倍数据传输速率同步动态随机存储器,以其大容量、高速率和良好的兼容性得到了广泛应用。DDR2芯片的控制较为复杂,为了解决DDR2芯片的驱动及功能验证问题,在介绍了其特点和工作机制的基础上,提出了一种简化的工作流程图,进而给出该控制器的总体设计、FPGA器件的引脚分配及验证方法。其中验证方法采用Verilog HDL硬件描述语言构建了DDR2控制器IP软核的测试平台,通过ModelSim软件对DDR2仿真模型测试无误后,再使用QuartusII软件的嵌入式逻辑分析仪工具SignalTap II抓取FPGA开发板实时信号。开发板上的验证结果表明：DDR2芯片初始化成功;其引脚上有稳定的读写数据;在双沿时钟频率200MHz下,写入数据和读出数据一致。故DDR2控制器设计达到要求,且控制器接口简单、工作稳定、移植性强。     

基于FPGA的HS400模式eMMC控制器设计与实现

介绍了eMMC及其在HS400高速数据传输模式下的工作原理,提出了一种eMMC控制器的设计方案。实现了200 MHz工作频率下,使用DDR传输模式进行数据传输的eMMC控制器,并通过CRC校验模块实现对传输数据的CRC校验,增强了系统的可靠性。实验平台采用母板/子板总体架构,在Xilinx Zynq 7000 FPGA开发板Zedboard上实现eMMC控制器,通过FMC接口与eMMC芯片子板进行通信传输。仿真及板级测试表明, HS400模式下数据读写 的传输速率最高可达400 MB/s,能够在实际的eMMC开发中有效提高eMMC设备的访问性能。     

Linux下的DDR DIMM总线接口设备检测方法

DDR DIMM总线接口是当前普通PC中和CPU交换数据最快的接口，基于此接口开发设备必将有效提高设备的出口带宽。为了避免操作系统管理和使用DDR DIMM，使得用户程序可以通过DDR DIMM总线接口发送和接收数据，该文提出了一种基于Linux操作系统的实现方法。通过把DDR DIMM总线接口设备作为外部设备，将其内存空间映射到用户空间，用户应用程序可以直接访问设备内存。在参照Linux2.4.20-8内核源代码中有关数据结构和函数原形的基础上，编写和测试了DDR DIMM总线接口设备的驱动程序。     

DDR控制器设计与实现

DDRSDRAM具有集成度高、密度大、接口带宽高、价格便宜的特点。目前已广泛应用于PC、服务器等产品和嵌入式系统中。本文介绍了基于AlteraCycloneⅡ的DDR控制器设计和CycloneⅡ的接口以及Alter提供的控制器IP核,并讨论了根据自身应用特点简化IP核中不必要的功能,替换加密的IP核,从而实现自己的DDR控制器。该措施保证了此项目开发的速度和质量。     

具有时间隐藏特性的数据块读写SDRAM控制器

针对SDRAM控制器读写数据块访问延时长、速度慢的问题,提出时间隐藏技术,将其应用于SDRAM控制器的设计,采用FPGA实现。实验结果表明,时间隐藏技术有效缩短了数据块读写访问延时,提高了读写速度,写4×4数据块可节约时间52％,读8×8数据块可节约时间44％。     

High speed FPGA-based data acquisition system

An application that involves high speed signal changes at input side makes it very important to have a high speed Data Acquisition without loss of any data. This paper discusses FPGA design architecture programed by VHDL firmware which involves high speed Analog to digital converter (ADC) with sampling rate of 80 mega samples per second, Direct Memory Access (DMA) programed in such a way which transfers data without loss of single data sample and high speed Dual Data Rate 3 (DDR3) SDRAM to store digitized data for further manipulations. It also describes data-rate, and speed achieved to transfer data and plot a graph of digital value which shows there is no loss of data.     

基于PCI-E总线的高速数据传输卡的设计与实现

介绍了用于改善合成孔径雷达数据回放模块性能的高速数据传输卡的设计与实现;传输卡通过PCI Express总线与主机进行数据交互,配置两组DDR2SDRAM进行乒乓操作实现大容量高速缓存,在输入、输出数据传输率不匹配的情况下保证数据传输稳定、可靠;选用PLX公司的接口芯片PEX8311实现PCI Express总线接口功能,FPGA逻辑实现DDR2SDRAM控制器;测试结果表明,传输板数据传输率不低于100MB/s,工作状态稳定,达到了预期指标,具有一定的实用性和良好的应用前景。     

基于FPGA与DDR2 SDRAM的大容量异步FIFO缓存设计

为了满足高速实时数据采集系统对所采集海量数据进行缓存的要求,通过研究FIFO的基本工作原理,利用FPGA和DDR2 SDRAM设计了一种高速大容量异步FIFO。使用Xilinx提供的存储器接口生成器(MIG)实现FPGA与DDR2的存储器接口,并结合片上FIFO和相应的控制模块完成FIFO的基本框架结构。详细介绍了各个组成模块的功能和原理,并设计了专门的测试模块。