H.264解码在ADDSP-BF533上的实现和优化

首先介绍了H.264解码器结构和解码实现流程;然后重点阐述了H.264解码器在ADDSP-BF533上的实现和优化策略.实验结果表明,H.264解码器的实现方法和优化策略较为有效,能够满足DSP实时解码的需求.     

H.264硬件解码核的FPGA实现

针对H.264/AVC的视频解码问题进行了研究,给出了H.264解码核的硬件实现方案,对熵解码CAVLC查表方案进行了优化.详细介绍了句法预测模块、反量化、逆DCT以及帧内预测模块的具体实现结构;并引入流水线、并行处理和状态机处理方法来提高处理速度,实现了解码结构上的优化.该算法在EP2S60F672C5ES FPGA上获得验证,结果表明给出的H.264解码算法是正确的,且有节省硬件资源和较快解码速度的优点.     

基于FPGA的H.264解码IP核中CAVLC熵解码模块的设计

提出了一种基于FPGA的H.264视频解码的IP核设计方案,对以NIOS Ⅱ软件处理器为内核的SOPC系统进行了优化,对CAVLC熵解码进行了优化。CAVLC熵解码模块硬件加速的方法,与无硬件加速的NIOS Ⅱ软件解码方法相比,缩短了解码耗时,使基于FPGA的H.264视频实时解码和播放成为可能。     

基于FPGA的H.264解码IP核中帧内预测模块的设计

提出了一种基于FPGA的H.264视频解码的IP核设计方案,对以NIOS II软件处理器为内核的SOPC系统进行了优化。对帧内预测进行了优化。帧内预测模块硬件加速的方法,与无硬件加速的NIOS II软件解码方法相比,缩短了解码耗时。该方法使基于FPGA的H.264视频实时解码和播放成为可能。     

H.264实时软件解码器的实现

对H.264测试模型JM8.4进行优化和改进.从分析模型结构入手,对解码流程进行调整.针对函数模块的耗时情况,采用SIMD技术对重要解码函数进行改写,使解码速度提高,在主流的PC机上可以对VGA和cif格式的H.264序列实时解码.     

基于码头分组的H.264变长解码算法优化

H.264标准在编解码模块定义了一种基于内容的变长编码(CAVLC),对于实时处理来说,若该部分计算量过大,将影响整个系统的处理速度。对H.264熵解码模块进行了研究,在分析了CAVLC码表特征后,利用分组优化查表思想,提出了码头分组的快速变长熵解码方法。结果表明该方法使得H.264解码器在熵解码模块质量没有下降的情况下,速度提高了4倍以上。     

H.264指数哥伦布码解码部件的硬件设计和实现

提出了一种针对H.264视频编码标准的变长码-指数哥伦布码解码的硬件设计结构,对传统的桶形移位器进行优化,主要采用基于PLA的并行解码算法以达到实时解码,同时辅助使用串行解码算法降低硬件资源消耗,保证在能够对符合H.264标准baseline Profile的码流实时解码的基础上优化了电路资源,给出实现该硬件结构对应的FPGA仿真结果及其ASIC硬件规模.     

H.264解码器的设计与优化

介绍了一种H.264(JVT)解码器的软件设计及其优化方法。以H.264测试模型jm50c为参考重新设计H.264解码器，为解码器的设计及优化提供了一种方法。试验结果表明，本方法与jm50c相比，解码速度提高了10-25倍。     

H.264解码器的系统设计及CAVLC的硬件实现

设计了一种软硬件协同处理的H.264解码器系统方案,基于该方案给出CAVLC解码模块的硬件实现结构,采用有限状态机实现解码的流程控制,并对其查表部分进行优化.验证结果表明,在尽量降低硬件资源损耗的基础上,该方案能满足H.264基本框架4CIF格式图片30 f/s(帧/秒)实时解码的要求.     

高清H.264CABAC解码器的优化设计

针对能够在FPGA 上实现实时解码H.264/AVC 高清晰视频序列码流的目标,本文提出了一种基于上下文的自适应二进制算术编码（CABAC）解码器的硬件设计结构,旨在解决解码过程中并行程度低,以及存储资源消耗大的问题.该设计对解码流程中的存储结构和关键路径进行优化,并采用了硬件加速,从而显著地提高了CABAC 的解码效率并充分利用了存储空间.测试结果表明,该方案能够满足H.264/AVC 高级档次高清视频序列实时解码系统的要求.     

基于TMS320DM642的H.264视频解码器设计

给出了基于TMS320DM642的H.264视频解码器的设计,并详细讨论了解码器的硬件结构、算法优化、存储器分配以及DSP的PCI驱动程序的编制.     

H.264视频编码的嵌入式系统实现

H.264是ITU-T组织针对实时视频通讯应用制定的新一代视频压缩标准,开发H.264的嵌入式视频系统有重要的意义.该文在深入研究H.264标准和嵌入式系统的基础上,设计了一种以TI公司的TMS320C6416DSP为核心处理器的嵌入式视频编码系统,系统主要包括视频解码,视频转换,采集视频缓冲区管理,编码及码流输出等.对于系统实现中所涉及的视频转换,内存管理机制,代码优化等进行了详细的讨论.     

基于TMS320DM642的H.264解码器优化

通过分析H.264软件解码器的结构和复杂度,确定了解码器在优化过程中的重点和难点,并结合TMS320DM642DSP性能特点,详细讨论了在TMS320DM642DSP平台上H.264解码器所采用的优化方法。这些方法主要涉及提高程序代码的并行性和增强存储器访问的效率,重点是运动补偿、IDCT等关键模块的优化。通过实验结果表明,本解码器可以实现CIF格式视频流的实时解码。     

Architectures for multi-threaded MVC-compliant multi-view video decoding and benchmark tests

3D video based on stereo/multi-view representations is becoming widely popular. Real-time encoding/decoding of such video is an important concern as the number and spatial/temporal resolution of views increase. We present a systematic method for design and optimization of multi-threaded multi-view video encoding/decoding algorithms using multi-core processors and provide benchmark results for real-time decoding. The proposed multi-core decoding architectures are compliant with the current MVC extension of H.264/AVC international standard, and enable multi-threaded processing with negligible loss of encoding efficiency and minimum processing overhead. Benchmark results show that multi-core processors and multi-threading decoding are necessary for real-time high-definition multi-view video decoding and display.     

基于H.264的嵌入式视频解码研究

针对H.264格式视频编解码器在嵌入式平台上的应用需求,对H.264格式视频编解码器的优缺点进行了理论性介绍,在对H.264视频编解码器研究的基础上,实现了基于嵌入式S3C6410平台的H.264解码器和播放器的移植。对基于Linux的开源编解码库ffmpeg在嵌入式S3C6410平台上进行了移植,实现了嵌入式平台上对H.264码流的解码和播放。对视频流图像分别在PC机和目标板上的解码效果进行了详细比较,论证了研究的正确性,证明了此研究具有工程应用价值。     

Application Specific Processor Design for H.264 Decoder with a Configurable Embedded Processor

An application specific processor for an H.264 decoder with a configurable embedded processor is designed in this research. The motion compensation, inverse integer transform, inverse quantization, and entropy decoding algorithm of H.264 decoder software are optimized. We improved the performance of the processor with instruction‐level hardware optimization, which is tailored to configurable embedded processor architecture. The optimized instructions for video processing can be used in other video compression standards such as MPEG 1, 2, and 4. A significant performance improvement is achieved with high flexibility. Experimental results show that we could achieve 300% performance for the H.264 baseline profile level 2 decoder.     

A 160K Gates/4.5 KB SRAM H.264 Video Decoder for HDTV Applications

In this paper, a low-cost H.264/AVC video decoder design is presented for high definition television (HDTV) applications. Through optimization from algorithmic and architectural perspectives, the proposed design can achieve real-time H.264 video decoding on HD1080 video (1920 times 1088@30 Hz) when operating at 120 MHz with 320 mW power dissipation. Fabricated by using the TSMC one-poly six-metal 0.18 mum CMOS technology, the proposed design occupies 2.9times2.9 mm² silicon area with the hardware complexity of 160K gates and 4.5K bytes of local memory     

高效的H．264指数哥伦布解码器设计

H．264视频压缩标准凭借高压缩比和较好的图像质量，已经作为一种新型的标准被广泛接受。由于H.264的解码复杂度很高，软件实现难以满足实时性的要求，所以需要采用硬件解码。本文提出了一种针对H．264视频编码标准的可变长指数哥伦布码解码的硬件设计结构，给出了一种系统解码时间消耗与系统资源占用较少的硬件设计方案，最后给出了设计最终的仿真以及后端设计的结果。