改进型全并行Viterbi译码器设计与实现

卷积码作为一种重要的前向纠错信道编码方式,广泛应用于现代无线通信系统之中。Viterbi译码方式在约束长度较小的前提下能够最大限度地发挥出卷积码的优异性能。对(2,1,5)最佳非系统卷积码的Viterbi译码器的误码率进行了Matlab仿真。针对传统Viterbi译码设计上的不足进行了改进和优化,给出了硬件实现的逻辑原理框图,并利用EDA设计工具基于FPGA来设计实现Viterbi译码模块。最后分析了译码器综合后的资源占用情况并通过时序仿真验证了译码可靠性。     

球解码的改进算法

文中首先对MIMO系统启发式算法中的BLAST算法和球解码(CL算法)进行了研究.然后,在前面介绍的相关知识基础上,提出了一种新的球解码算法.该改进算结合BLAST算法计算量小和球解码算法(CL算法)误码性能好的优点而提出的.改进算法在牺牲一定误码性能的情况下,换取算法计算量的大幅度下降.仿真结果表明了这种改进算法的有效性.     

一种改进的CAVLC分组解码优化算法

CAVLC（基于上下文的自适应变长编码）由于码字的长度不固定,其解码器的设计往往是整个视频解码器的难点之一。文中对H．264熵解码模块进行了研究,利用分组优化查表思想,在分析了CAVLC码表特征后,提出了一种将CAVLC码字分为前缀和后缀两部分,根据前缀分组,利用后缀信息查表得到对应比特串的分组解码优化方法。结果表明,所提出的CAVLC分组解码优化算法在节省存储空间和提高解码速度方面具有优异的性能。     

一种新的MPEG音频解码方案及算法优化

设计了一种新的MPEG音频解码框架.输入音频数据不需经过串行化,通过桶型移位器组织数据读取,提高了解码效率.解码器针对硬件处理特性设计了专用比特流输入单元和解组处理单元.对运算瓶颈子带滤波器设计了优化算法,使运算量降低为标准算法的1/4左右,存储空间降低为原来的1/2.该方案可用于DVB和DAB信源解码芯片中.     

一种改进的汉明码译码器设计与FPGA验证

提出了一种汉明码译码器改进方法,采用串行数据传输和时序优化的方法来降低汉明码译码器占用的资源和成本,并采用模块式的设计方法,设计了编译码系统仿真平台,详细地阐述了整个系统和各个模块的FPGA实现过程.仿真结果表明,设计的译码器复杂度明显降低.     

一种多模LDPC译码器的可重构结构

在分析低密度奇偶校验码(LDPC)算法的基础上,根据可重构思想,提出了一种支持12种模式LDPC的可重构结构。调用不同配置参数,重新组合译码器结构,实现可重构译码。利用接收到的移位配置信息,重构不同位宽的数据循环移位网络。采用NMS优化的TDMP算法,降低了系统硬件开销和系统级应用的复杂度,节省了芯片面积。该译码器基于TSMC 0.13 μm CMOS工艺进行设计。结果表明,该译码器的最大时钟频率达240 MHz,最高吞吐率达1.568 Gbit/s。相比于其他可重构结构的译码器,该译码器的芯片面积更小,支持的模式更多。     

一种改进的可调光正交码编/解码器

提出了一种能实现光ＣＤＭＡ通信的可调光正交码编／解码器的方法。该方案基于传统的“并－串式”可调光正交码编／解码实现方案＾「１」,并力求减少编解码器中的电光开关的数目以降低成本和损耗,具有结构简单、使用灵活方便、光功率损耗低、便于集成等优点,广泛适用于全光码分复用通信系统。     

MUSICAM解码器综合子带滤波实现方法

本文提出了一种实现ＭＵＳＩＣＡＭ音频解码器的子带综合滤波器的算法,降低了这部分的运算量,存贮量,并分析了有限字长效应,给出了系数灵敏度的模拟结果,为实现ＭＰＥＧ音频解码器提供基础。     

无线MIMO系统中球解码算法的一种改进

简要介绍了无线M IMO(多输入多输出)系统模型,研究了CL以及KCL球解码算法,并对其性能和复杂度进行了比较;重点介绍了CLimp算法,这种近似算法是一种新的低计算量、准最优的球检测算法,并对其性能进行了详细分析。在此基础上,提出了加权KCL与CLimp近似算法结合的JCLimp新算法,仿真结果表明此新算法在与CL算法、CLimp算法误比特率性能近似的情况下,算法复杂度具有一定的优势,证明了JCLimp算法的有效性。     

一种改进控制逻辑的面积优化高速RS解码器

给出了一个完整的基于时域解码算法的Reed-Solomon解码器流水结构，用来计算错误位置多项式和错误估值多项式的改进欧几里德算法（Modified Euclid Algorthn,MEA）模块，通过寄存器分组并行计算，大大提高了处理速度。同时，该设计优化了MEA模块的控制逻辑，避免了寄存器组之间的物理交换，每一次迭代均可在固定的时钟周期内完成。此外，对解码器中16个有限域常数乘法器进行了特别的门数优化，求错误值部分采用高效的比特并行求逆电路。该解码器适用于HDTV等数字视频系统。     

BCH编译码器新型算法结构的FPGA设计与实现

针对目前常用的NAND FLASH芯片校验纠错的需要,完成了(4224,4120,8)BCH高速编译码器的电路设计与实现。引入中国剩余定理完成了编码器算法结构的设计,使编码器最高工作频率可达482.16MHz。实现了一种新型的双译码算法结构,使译码器在进行单位错的求解过程中减少约450个时钟周期。采用有限域固定因子乘法器和伴随式矩阵运算等电路设计优化方案,使译码器最高工作频率可达167.42MHz。编译码器通过了Modelsim 10.0的功能验证,基于Altera公司的Stratix Ⅲ系列芯片,在Quartus Ⅱ 12.0上完成了电路仿真与实现。     

基于多处理器结构的多路话音编解码器设计

话音业务是卫星通信中的重要业务,设计了一种采用多处理器结构的多路话音编解码器,利用多个处理器协作处理,可以实现卫通网中多路话音通信的信令交互以及数据的压缩处理,并通过主机接口(HOST PORT ITERFACE,HPI)和地址/数据(A/D)总线接口解决了多处理器间的数据交互问题。测试结果表明,该方案设计合理,满足系统使用需求。     

不同译码器结构对Turbo码性能的影响

文章给出了两种译码顺序不同的Ｔｕｒｂｏ码译码器,并通过软判决维特比算法作译码业比较两种结构的译码效果。     

Improved Performance of Maximum Likelihood Decoding Algorithm with Efficient Use of Algebraic Decoder

A new soft decision maximum-likelihood decoding algorithm, which generates the minimum set of candidate codewords by efficiently applying the algebraic decoder is proposed. As a result, the decoding complexity is reduced without degradation of performance. The new algorithm is tested and verified by simulation results.Panagiotis G. Babalis was born in Athens, Greece, on January 3, 1974. He received his Diploma of electrical and computer engineering and the Ph.D. degree, both from National Technical University of Athens (NTUA), Athens, Greece, in 1996 and 2001, respectively. His main research interests include mobile satellite communications, modulation, and wireless communications systems coding. Dr. Babalis is a member of the technical Chamber of Greece.Panagiotis T. Trakadas was born in Athens, Greece, on January 14, 1972. He received his Diploma of Electrical and Computer Engineering and the Ph.D. degree from National Technical University of Athens (NTUA), Athens, Greece, in 1996, and 2001, respectively. From 1998 to 2001, he participated in many European projects as a researcher. His main research interests include mobile communications systems and electromagnetic compatibility topics. Dr. Trakadas is a member of the Technical Chamber of Greece and IEEE Society.Theodore B. Zahariadis received his Ph.D. degree in electrical and computer engineering from the National Technical University of Athens, Greece, and his Dipl.-Ing. Degree in computer engineering and information science from the University of Patras, Greece. Currently, he is the technical director of Ellemedia Technologies, where he leads R&D of end-to-end interactive multimedia services, embedded systems, and 3G/4G core network services. Since 1994 he has participated in many European co-funded projects. His research interests are in the fields of broadband wireline/wireless/mobile communications, interactive service deployment, management of IP/WDM networks, and embedded systems. He has published more than 30 papers. He has been a reviewer and principal guest editor in many journals and magazines. He is a member of the ACM and the Technical Chamber of Greece.Christos N. Capsalis was born in Greece, in 1956. He received the diploma in electrical and mechanical engineering from the National Technical University of Athens (NTUA), Athens, Greece, in 1979, the B.Sc. degree in economics from the University of Athens, Athens, Greece, in 1983, and the Ph.D. degree in electrical engineering from NTUA in 1985. He is currently a Professor at NTUA and Director of the wireless communications laboratory. His current research activities include wireless and satellite communications systems and EMC topics.     

适用于MPEG2视频解码的VLD设计

提出了一种新的适用于ＭＰＥＧ２视频解码的变字长解码（ＶＬＤ）结构,根据ＭＰＥＧ２变字长码表的特点,通过合理的码字分割解决码字的存储问题,采用桶式移位器,使得每个时钟能处理一个码字。     

霍夫曼解码器的设计及在MP3解码中的应用

变长编码技术(VLC)是在图像、视频和音频数据压缩中应用的一项主要技术。本文主要讨论一种主要的变长编码技术——霍夫曼编码及其解码器的硬件实现方法。作为MP5解码器中一个重要的模块,霍夫曼解码器的实现方法关系到整个芯片的实时解码目标能否实现。我们采用平行解码的方式来实现设计,利用查找表(LUT)的方式在较短的时钟周期内完成一个码字的解码。     

大容量SRAM中长互连线RC延迟的高速译码电路的研究

文章分析了CMOS逻辑门驱动长互连导线时产生的延迟情况,并给出了驱动的延迟模型。在此基础上提出一种新的考虑RC延迟时高速CMOS逻辑链的设计方法。并使用上述方法设计出一款4MbSRAM的高速译码电路。仿真表明在大扇出、大负载、长互连线的情形下,电路延迟时间仅有1．85ns。比传统的使用等效电容的优化方法快出0．12ns,电路面积节约30％。并且功耗明显的降低。     

适用于准循环LDPC码译码器的新型循环移位置换结构设计

循环移位置换单元是准循环LDPC码的部分并行译码器的重要组成部分。该文研究并证明了Reverse Banyan交换结构在实现信息循环移位时各个基本交换单元的连接规律。基于该规律设计了基于可预置选路算法的无阻塞循环移位置换结构。相比Benes交换结构和Reverse Banyan交换结构,提高了信息循环移位交换的速率,且占用较少的硬件资源和面积。最后设计了一个出线转换单元,该单元适用于各种循环移位交换结构。     

基于FPGA有限域构造的QC-LDPC分层译码器设计

针对QC-LDPC码的Tanner图中存在的短环,尤其是4环,对迭代译码性能产生不利影响的问题,寻找到一种有限域乘群构造法,该方法构造的QC-LDPC码的Tanner图中不存在任何4环。基于此方法构造的码长为3 060,码率为的(3,12)规则QC-LDPC码,选用Altera公司StratixII系列的EP2S60F484C4器件,对其实现了分层译码器硬件结构的设计。实现结果表明,在最大迭代次数为5时,时钟频率最高可达35.38 MHz,吞吐量达到92.27 Mbit·s-1。