锁相跳频源的极值相位裕量设计法

针对电流型电荷泵PLL频率综合器芯片,提出一种称为极值相位裕量的无源环路滤波器方案和设计方法。使PLL频率合成器成为2型(3~4)阶环;论证了设计公式,并用良好设计方法研制了一个L波段的跳频源。该跳频源在相位噪声、调频速度和杂散抑制等方面的性能指标较高。     

有源二阶锁相环路滤波器设计

为了改善锁相环频率合成器的性能,对有源二阶锁相环路滤波器的设计方法进行了总结与归纳.根据环路滤波器传递函数和单环锁相系统传输函数,通过工程算法计算环路滤波器各个参数,分析了不同环路带宽和杂散因素等对环路滤波器设计的影响.以单环锁相环为例,对有源二阶锁相环路滤波器进行了设计,运用ADS软件进行仿真,对结果加以对比分析,证明该环路滤波器能使锁相环频率合成器满足低杂散、低相噪、快速锁定的性能要求.     

伪随机序列快速跳频频率合成器的研制

军用跳频通信系统为了提高抗干扰能力和达到高的通信性能,要求跳频频率合成器具有高的跳频速度、低的相位噪声和杂散电平,同时输出频率按照伪随机序列跳变.本文介绍了一种伪随机序列快速跳频频率合成器.本跳频频率合成器采用直接数字频率合成技术(DDS)和锁相频率合成技术(PLL)相混合的形式产生高精度、高稳定的频率输出.该频率合成器的输出频率按m序列快速跳变,输出信号带宽为:350～510MHz,相位噪声优于-90dBC/Hz/1KHz,杂散电平优于-60dB.该频率合成器能应用于军用跳频通信系统,改善通信系统的抗干扰能力.     

基于频率自适应滤波器的单相锁相环

单相电网的锁相自由度不足和电网频率变化导致相位检测存在稳态误差,针对上述问题,研究了一种基于频率自适应滤波器的锁相环.首先分析了滤波器的特性及其频率自适应机制,然后阐述了锁相环控制系统的关键参数整定方法,最后对所提的锁相环进行了仿真研究.研究结果表明:基于频率自适应滤波器的单相锁相环能够精确检测电网的相位和频率,并能有效消除因电网频率变化而导致的相位检测误差.电网含谐波电压和频率变化时的仿真结果均证明了所研究锁相环的可行性和有效性.     

降低锁相式频率合成器相位噪声方法研究

针对锁相式频率合成器噪声特点,简述了相位噪声的表征形式,分析了锁相式频率合成嚣相位噪声的产生原因,提出了几种降低相位噪声的方法．ADS软件仿真的结果表明,这几种方法能够有效地改善锁相式频率合成器的相位噪声特性,提高频率合成器的稳定性,具有实际运用意义．     

低相噪频率合成器的设计与仿真

为了获得低相位噪声和高集成度频率源,设计了基于锁相环的频率合成器。利用ADS射频仿真软件,对锁定时间和相位噪声进行仿真,确定设计满足指标要求。用集成VCO的锁相环芯片ADF4360-7进行硬件测试,锁定频率在434MHz,功率达到1dBm,相位噪声为-87dBc/Hz@10kHz。此频率源指标满足大多数测量和通信系统要求,可在射频电路中推广使用。     

锁相环(PLL)系统的噪声特性

本文是一篇述评文章,由推导一般 PLL 噪声方程式,并将相加噪声划分为通带噪声和阻带噪声开始。在随后的章节中,对所有主要的相加噪声源的特性进行了研究,并给出了相应的功率谱密度的实际数值。在最后部分,强调了 PLL 系统和 PLL 频率合成器中相加噪声减至最低限度的分析路线。最后,把几种实际 PLL 频率合成器的相位噪声功率谱密度以规一化形式绘制成图。本文还列出了大量参考文献。     

基于ADF4113的锁相环频率合成PLL模块设计

介绍锁相环频率合成技术及特点。结合ADF4113芯片,设计PLL模块及滤波器,并对其进行仿真,相关的环路参数与算法计算结果基本相仿。锁相环频率合成PLL模块研究,对频率合成设计具有现实意义。     

短波接收机数字锁相频率合成器的设计

提出了基于DDS/PLL混合的频率合成器的设计方案,给出了主要的硬件选择,并且对该频率合成器的杂波抑制和相位噪声进行了分析,最后对样机的性能进行了测试,结果表明该频率合成器具有很好的性能,可应用于短波接收机中。     

频率合成器中延时线锁频环的实现与应用

详细论述了延时线锁频环在频率合成器中的功能和应用,对锁相锁频环的传递函数和相位噪声单边带功率谱密度进行分析,并给出仿真设计。仿真结果表明,将延时线锁频环用于频率合成器中,能明显改善中远端的相位噪声。     

小波变换对耳蜗频率响应的模拟方法

经分析发现,小波变换是对人耳蜗频率响应的近似,二者都是一组比例带宽滤波器。因此,以cmor10.5母小波为基础,构造了一系列小波组成一滤波器组,模拟了人耳频率响应。根据某类舰船单音信号参数,模拟了一含噪输入信号。以该信号为基础,对小波谱提取方法进行了研究,对于小波谱提取中涉及的带宽、分辨率等参数进行了分析,提出了改善分辨率的两种办法。最后,对某型舰船噪声进行了小波谱分析,并与其FFT谱图进行了简单的比较,对其变分辨率进行了分析,验证了小波变换比例带宽滤波器的特点。     

一种四阶锁相频率合成器的环路设计

重点讨论了四阶锁相频率合成器的环路滤波器的设计.环路滤波器主要采用有源比例积分滤波器,为获得更好的环路性能,采用了三阶环路滤波器.通过环路开环传递函数,得到了环路的时间常数和环路滤波器的元件的设计公式.对环路进行了仿真实验,实验结果和实际测试表明总体性能较好,能满足项目要求.     

基于分数阶广义积分器的电网同步技术

前置滤波结构的锁相环(PLL)是研究电网同步技术的强有力工具.但二阶广义积分器型PLL、复数滤波器型PLL等常用PLL的动态性能因前级结构的截止频率偏低而受到制约.为此,本文提出一种基于分数阶广义积分器的三相PLL技术.该PLL的前级滤波结构由分数阶积分器构成,能够生成两个相位差为45°的斜交信号,经过相关线性运算,可从该对斜交信号中提取出电网电压的正负序分量.结合后级的同步旋转坐标系PLL,建立整个PLL系统的数学模型,并利用三阶最佳设计法对系统进行了校正,确定相关控制参数.研究发现,分数阶广义积分器的截止频率明显高于二阶广义积分器,有利于改善PLL系统的动态品质.仿真和实验结果表明,相比多重二阶广义积分器型PLL,所提PLL的动态性能更佳.     

一种新型不同频直接鉴相的锁相环

对于输入和输出信号频率接近或者近似成整数倍关系类型的频率变换,利用目前的锁相技术很难解决．基于异频信号间的相位差变换规律,采用相位重合点检测电路、等效鉴相电路、可调偏置型环路滤波器等设计了一种新型的锁相环．实验结果表明,上述锁相环具有低噪声、高稳定度、输出频率便于调整等特点．     

X~Ku波段宽覆盖捷变频频率合成器研制

提出了一种宽相对覆盖、低相位噪声的捷变频频率合成方法。该方法首先利用混频锁相环方法进行宽带锁相得到低相噪性能与捷变频性能,进而针对混频锁相环在宽覆盖情况下环路带宽急剧变化而导致系统相噪和捷变频性能下降的问题,提出实时调节锁相环电路的鉴相增益,以对压控振荡器的等效压控增益非线性进行补偿,从而实现在宽覆盖范围内锁相环环路带宽基本保持恒定,即确保所覆盖范围内低相噪性能与捷变频性能的一致性。基于本方法研制实现的11.1~13.1 GHz,最小步进10 MHz的宽覆盖合成器全范围环路带宽基本保持在600 kHz,输出信号相噪优于-83 dBc/Hz@1kHz,捷变频时间小于10 μs。     

锁相倍频器的相位抖动及其抑制措施

定量分析了数字式锁相倍频器输出信号的相位抖动 .针对抖动产生的两个主要原因 ,在环路前和环路中分别插入窄带滤波器和辅助环路滤波器 .此外 ,利用一个基本的锁相环路作为跟踪式相位滤波器 ,可进一步提高锁相倍频器输出的频谱纯度