H.264硬件解码核的FPGA实现

针对H.264/AVC的视频解码问题进行了研究,给出了H.264解码核的硬件实现方案,对熵解码CAVLC查表方案进行了优化.详细介绍了句法预测模块、反量化、逆DCT以及帧内预测模块的具体实现结构;并引入流水线、并行处理和状态机处理方法来提高处理速度,实现了解码结构上的优化.该算法在EP2S60F672C5ES FPGA上获得验证,结果表明给出的H.264解码算法是正确的,且有节省硬件资源和较快解码速度的优点.     

基于FPGA的H.264解码IP核中CAVLC熵解码模块的设计

提出了一种基于FPGA的H.264视频解码的IP核设计方案,对以NIOS Ⅱ软件处理器为内核的SOPC系统进行了优化,对CAVLC熵解码进行了优化。CAVLC熵解码模块硬件加速的方法,与无硬件加速的NIOS Ⅱ软件解码方法相比,缩短了解码耗时,使基于FPGA的H.264视频实时解码和播放成为可能。     

基于威焱831平台的H.264视频解码优化

为提高威焱831平台的多媒体处理能力,解决H.264解码器解码效率低的问题,在提出SIMD指令级优化方法的同时,提出一种面向帧拷贝的优化方法。通过分析开源软件FFmpeg中H.264解码器的并行化特性,使用威焱平台性能分析工具解析影响视频解码性能的热点函数。采用手工嵌入SIMD汇编指令的方式对关键模块热点函数进行优化,通过FFmpeg源码编译过程链接汇编实现的内存操作函数memcpy提升内存拷贝速度。实验结果表明,威焱831平台视频解码的平均性能提高26%,推动了威焱831处理器在多媒体应用领域的发展。     

基于H.264的嵌入式视频解码研究

针对H.264格式视频编解码器在嵌入式平台上的应用需求,对H.264格式视频编解码器的优缺点进行了理论性介绍,在对H.264视频编解码器研究的基础上,实现了基于嵌入式S3C6410平台的H.264解码器和播放器的移植。对基于Linux的开源编解码库ffmpeg在嵌入式S3C6410平台上进行了移植,实现了嵌入式平台上对H.264码流的解码和播放。对视频流图像分别在PC机和目标板上的解码效果进行了详细比较,论证了研究的正确性,证明了此研究具有工程应用价值。     

H.264视频解码的软件优化

介绍了H.264视频解码原理,分析了基于Blackfin533的H.264解码的硬件平台和软件设计流程,重点讨论了C代码优化和汇编优化,最后对去方块滤波算法进行了具体优化,可缩短近10%的解码时间.     

H.264解码在ADDSP-BF533上的实现和优化

首先介绍了H.264解码器结构和解码实现流程;然后重点阐述了H.264解码器在ADDSP-BF533上的实现和优化策略.实验结果表明,H.264解码器的实现方法和优化策略较为有效,能够满足DSP实时解码的需求.     

基于FPGA的H.264解码IP核中帧内预测模块的设计

提出了一种基于FPGA的H.264视频解码的IP核设计方案,对以NIOS II软件处理器为内核的SOPC系统进行了优化。对帧内预测进行了优化。帧内预测模块硬件加速的方法,与无硬件加速的NIOS II软件解码方法相比,缩短了解码耗时。该方法使基于FPGA的H.264视频实时解码和播放成为可能。     

基于码头分组的H.264变长解码算法优化

H.264标准在编解码模块定义了一种基于内容的变长编码(CAVLC),对于实时处理来说,若该部分计算量过大,将影响整个系统的处理速度。对H.264熵解码模块进行了研究,在分析了CAVLC码表特征后,利用分组优化查表思想,提出了码头分组的快速变长熵解码方法。结果表明该方法使得H.264解码器在熵解码模块质量没有下降的情况下,速度提高了4倍以上。     

H．264的信道适应性分析与仿真

H.264通过编码端的差错弹性工具,解码端的误码掩盖措施来增强对误码信道的适应性。分析了H.264为增强抗误码性能而采取的主要措施和H.264的校验模型JM对信道误码的处理方法,提出了一种H.264的信道适应性仿真方法,并使用国际上推荐的测试环境进行了仿真,仿真结果表明H.264能够很好地适应有线和无线误码信道。     

AVS和H.264通用IDCT模块的建模与验证

H.264和AVS协议在算法上有一定的相似性,IDCT算法的特性说明它适合被用来硬件加速.使用ARM的ESL工具SoC Designer,对AVS和H.264的算法模块IDCT进行复用建模,设计出一个能同时解码AVS和H.264码流的通用解码器的验证模型.     

H.264解码器的设计与优化

介绍了一种H.264(JVT)解码器的软件设计及其优化方法。以H.264测试模型jm50c为参考重新设计H.264解码器，为解码器的设计及优化提供了一种方法。试验结果表明，本方法与jm50c相比，解码速度提高了10-25倍。     

H.264软件解码器的优化

分析了H．264软件解码器的结构，指出了影响速度的瓶颈，并给出了一种优化方案-从程序结构入手，结合MMX^TM技术，对H264软件解码器进行全面的优化。优化后的解码器在P3／800MHz以上的PC机上能够对于CIF格式的H．264序列进行实时解码。     

一种切分H．264视频序列的方案

系统地介绍了H.264/AVC视频序列的结构,针对采用大序列验证H.264解码器时往往出现的重复性验证的问题,提出了合理切分视频序列并分别验证各个子序列的方案.实现了验证H.264解码器的灵活性,提高了验证的效率.     

A generic,comprehensive and granular decoder complexity model for the H.264/AVC standard

With recent advances in computing and communication technologies, ubiquitous access to high quality multimedia content such as high definition video using smartphones, netbooks, or tablets is a fact of our daily life. However, power consumption is still a major concern for portable devices. One approach to address this concern is to control and optimize power consumption using a power model for each multimedia application, such as a video decoder. In this paper, a generic, comprehensive and granular decoder complexity model for the baseline profile of H.264/AVC decoder has been proposed. The modeling methodology was designed to ensure a platform and implementation independent complexity model. Simulation results indicate that the proposed model estimates decoder complexity with an average accuracy of 92.15% for a wide range of test sequences using both the JM reference software and the x264 software implementation of H.264/AVC, and 89.61% for a dedicated hardware implementation of the motion compensation module. It should be noted that in addition to power consumption control, the proposed model can be used for designing a receiver-aware H.264/AVC encoder, where the complexity constraints of the receiver side are taken into account during compression. To further evaluate the proposed model, a receiver-aware encoder has been designed and implemented. Our simulation results indicate that using the proposed model the designed receiver aware encoder performs similar to the original encoder, while still being able to satisfy the complexity constraints of various decoders.     

Study of frame-rate up conversion based on H.264

In this study, a low complexity frame-rate up conversion method using compressed domain information for H.264 decoder is proposed. In the proposed scheme, the motion vectors (MVs) are estimated using constant acceleration motion model, and the MVs regarded as no credibility are corrected, and the interpolation method is applied on the basis of the macroblock (MB) coded types. Applied to the H.264 decoder, the proposed method provides high quality interpolation frames and an obvious decrease of the block artifacts.     

基于TMS320DM642的H.264解码器优化

通过分析H.264软件解码器的结构和复杂度,确定了解码器在优化过程中的重点和难点,并结合TMS320DM642DSP性能特点,详细讨论了在TMS320DM642DSP平台上H.264解码器所采用的优化方法。这些方法主要涉及提高程序代码的并行性和增强存储器访问的效率,重点是运动补偿、IDCT等关键模块的优化。通过实验结果表明,本解码器可以实现CIF格式视频流的实时解码。     

基于Blackfin DSP的H.264解码显示

在简要介绍BF533 DSP开发平台的基础上,着重描述如何对BF533的PPI,DMA等硬件资源进行配置,以及如何将解码器输出的YUV数据按照ITU-R 656帧格式配置成帧后传送到监视器进行显示,实现H.264解码器输出的视频播放。测试结果表明,视频显示播放可以达到实时要求,完成了一个基于低功耗DSP的实时H.264解码器系统,为移动和无线视频的接收终端的实现打下良好的基础。     

高效的H．264指数哥伦布解码器设计

H．264视频压缩标准凭借高压缩比和较好的图像质量，已经作为一种新型的标准被广泛接受。由于H.264的解码复杂度很高，软件实现难以满足实时性的要求，所以需要采用硬件解码。本文提出了一种针对H．264视频编码标准的可变长指数哥伦布码解码的硬件设计结构，给出了一种系统解码时间消耗与系统资源占用较少的硬件设计方案，最后给出了设计最终的仿真以及后端设计的结果。     

Application Specific Processor Design for H.264 Decoder with a Configurable Embedded Processor

An application specific processor for an H.264 decoder with a configurable embedded processor is designed in this research. The motion compensation, inverse integer transform, inverse quantization, and entropy decoding algorithm of H.264 decoder software are optimized. We improved the performance of the processor with instruction‐level hardware optimization, which is tailored to configurable embedded processor architecture. The optimized instructions for video processing can be used in other video compression standards such as MPEG 1, 2, and 4. A significant performance improvement is achieved with high flexibility. Experimental results show that we could achieve 300% performance for the H.264 baseline profile level 2 decoder.