ECC密码算法的低功耗硬件实现研究

椭圆曲线密码算法作为高安全性的公钥密码;ECC算法的优化和软硬件实现是当前的研究热点;采用硬件实现椭圆曲线密码算法具有速度快、安全性高的特点,随着功耗分析、旁路攻击等新型分析方法的发展,密码算法硬件实现中的低功耗设计越来越重要;针对椭圆曲线密码算法的特点,主要对该算法芯片设计中的低功耗设计方法进行探讨.     

GF(2m)上椭圆曲线密码协处理器的硬件实现

给出了一款GF(2m)上椭圆曲线密码协处理器的描述。对于椭圆曲线密码学中最关键的模乘运算采用蒙格玛利模乘算法，并且对这种算法进行改进，得到一种通用性较强的算法。对于硬件实现中遇到的判断寄存器是否为零，给出了一种快速方法。该协处理器共分为6部分，分别为：主控制单元，椭圆曲线点乘单元，椭圆曲线点加单元，椭圆曲线点倍单元，有限域加法单元，蒙格玛利模乘算法单元。     

并行可配置ECC专用指令协处理器

采用软硬件结合的方法,给出一种基于VLIW的并行可配置椭圆曲线密码体制（ECC）专用指令协处理器架构。该协处理器采用点加、倍点并行调度算法,功能单元微结构采用可重构的思想,具有高度灵活性与较高运算速度,能支持域宽可伸缩的GF（p）与G只2″）有限域上的可变参数Weierstrass曲线,签名认证算法可升级。实验结果表明,GF（p）域上192bit的ECC点乘运算只需0．32ms,比其他同类芯片运算速度提高了116％～350％。     

GF(2m)上椭圆曲线密码协处理器的快速实现

在分析椭圆曲线密码体制的基础上,给出了椭圆曲线密码体制基本运算单元的硬件设计方案,基于FPGA实现了一种GF(2m)上椭圆曲线密码协处理器.采用双端口RAM技术完成了协处理器与微控制器的挂接,并且根据微控制器不同的指令调度,协处理器能够完成椭圆曲线密码体制5种基本运算操作.实现结果表明,该协处理器能够适应160≤m≤400范围内任意有限域的选取,能较好地满足数字签名和数据加解密中的应用要求.     

基于VLIW的并行可配置ECC协处理器结构研究与设计

采用专用指令密码处理器的设计方法,提出了一种基于超长指令字(VLIW)的并行可配置椭圆曲线密码(ECC)协处理器结构.该协处理器结构对点加、倍点并行调度算法进行了映射,功能单元微结构采用了可重构的设计思想.整个ECC协处理器具有高度灵活性与较高运算速度的特点.能支持域宽可伸缩的GF(P)与GF(2m)有限域上的可变参数Weierstrass曲线.实验结果表明,GF(p)域上192 bit的ECC点乘运算只需要0.32ms,比其它同类芯片运算速度提高了1.1～3.5倍.     

RSA协处理器与F2812接口设计

采用RSA协处理器作为嵌入式VPN服务器中RSA运算核心部件,给出了其与主控制器F2812间的硬件接口设计、供电电源系统的设计,并进行了与硬件接口相关的软件模块设计与实现。经系统调试及测试,RSA运算速度达到预期性能,可以满足嵌入式VPN服务器的要求。     

基于流水线的RSA加密算法硬件实现

针对硬件实现高位RSA加密算法成本比较高的问题,在传统的基4蒙哥马利（Montgomery）算法上进行改进。首先引入CSA加法器快速完成大数的加法计算;然后在后处理上做优化,以减少每次蒙哥马利计算的大数个数;最后在计算RSA加密算法时加入了流水线,在并行执行RSA加密的条件下降低硬件资源的使用。在Xilinx XC7K410T系列的FPGA开发板上的实验结果表明,在保证加密速率的前提下,改进的RSA加密算法结构使用的硬件资源是原来并行结构的1/2,而且可以在更高的频率下工作。     

基于n-bit协处理器的2n-bit RSA实现

借助模幂乘协处理器是提升RSA性能最有效的方法,但当RSA模幂运算长度超过协处理器能支持的最大运算长度时,协处理器将不再适用。本文针对这个问题,基于中国剩余定理和Fischer、Seifert算法,在n－bit模幂乘协处理器的基础上实现了模长为2n-bitRSA算法,并利用模幂乘协处理器实现了n－bit大数乘法和除法,进一步提高了RSA运算效率。     

高速可配置RSA密码协处理器的ASIC设计

提出了一种基于嵌入式系统的高速、可配置RSA密码协处理器的ASIC设计方案,可实现256bit到2048bit的RSA加密运算。为了提高运算速度,采用改进的高基模乘算法和流水线结构;为了消除协处理器与内存之间的通信速度瓶颈,使用DMA直接访问方式;同时,数据输入输出都使用双口存储体,形成加解密数据流,本文将该加解密协处理器简称为SPU(Streaming Processing Unit)。     

低成本的密钥长度可配置RSA密码协处理器VLSI设计

采用基于字运算的高基Montgomery模乘算法，并且应用了改进的流水线组织结构，以较小的硬件开销实现了一个密钥长度最高可达2048bits、速度面积比性能很高的RSA密码协处理器．VLSI实现结果显示：不包含存储器的核心电路规模仅相当于18000等效门；基于0．25μm CMOS工艺，在180MHz的时钟频率下，1024bits的RSA加密速率可达28Kbps．该RSA密码协处理器非常适合于如智能IC卡等面积局限性高、成本敏感的产品中．     

ECC椭圆曲线密码体制C*Core实现与优化

对C*Core国芯芯片中实现ECC椭圆曲线密码加密算法进行了深入研究,概述了C*Core芯片中存储特点,给出C*Core芯片中椭圆曲线中数据点表示方法,结合ECES加密协议,在C*Core芯片中成功实现二元域F2m中NISI推荐的五条椭圆曲线加密算法;然后依次对初始程序进行三种方式优化,重点阐述了改进Montgomery点乘算法,详细记录每次优化前后程序耗时;最后对比各阶段程序运行耗时,得出优化率。C*Core芯片中ECC加密算法运行效率优化后总体平均提高近90%。     

ECC在商务文档安全传输中的设计与应用

介绍了椭圆曲线密码体制(ECC)的基本概念及椭圆曲线上的Menezes-Vanstone密码体制,并且对椭圆曲线一种快速点乘算法--固定基点窗口法进行了深入的探讨,用C 实现了该算法.最后给出了商务文档的安全传输中基于Menezes-Vanstone密码体制的加/解密模型.     

面向RFID应用的GF(2~m)域上ECC点乘运算的轻量化改进研究

针对RFID等资源受限的特殊应用,选取安全性能较高的椭圆曲线算法进行轻量化改进研究,对其核心部分点乘运算中的模乘、模逆算法进行了改进,采用整体串行、部分并行的方式对算法执行结构进行了重新设计。经在FPGA上仿真验证,对比其他方案,改进后的算法在芯片占用面积和执行速度上有明显的综合优势,适用于RFID等资源受限的应用场合。     

基于智能卡的RSA与ECC算法的比较与实现

智能卡上的常用公钥算法为RSA和ECC算法。分别阐述了两者在带有加密协处理器的智能卡平台上的实现过程．包括RSA算法中模幂运算、模乘运算的实现;ECC算法中基域的选择、坐标系的选择、标量乘法和域算术运算的实现。并在In6neon的SLE66CLX系列智能卡芯片上实现了多种密钥长度的RSA和ECC算法,时两种算法的时间和空间效率进行了比较．根据比较结果指出了两者的优劣。     

后量子加密算法的硬件实现综述

现有的密码体制大多基于RSA、ECC等公钥密码体制,在信息安全系统中实现密钥交换、数字签名和身份认证等,有其独特的优势,其安全性分别依赖于解决整数分解问题和离散对数问题的难度。近年来,随着量子计算机的快速发展,破解上述数学问题的时间大幅减少,这将严重损害数字通信的安全性、保密性和完整性。与此同时,一个新的密码学领域,即后量子密码学应运而生,基于它的加密算法可以对抗量子计算机的攻击,因此成为近年来的热点研究方向。2016年以来,NIST向世界各地的研究者征集候选抗量子密码学方案,并对全部方案进行安全性、成本和性能的评估,最终通过评估的候选方案将被标准化。本文比较了NIST后量子密码学算法征集(第2轮、第3轮)的各个方案,概述目前后量子加密算法的主要实现方法:基于哈希、基于编码、基于格和基于多变量,分析了各自的安全性,签名参数及计算量的特点以及后期的优化方向。PQC算法在硬件实现上的挑战其一是算法规范的数学复杂性,这些规范通常是由密码学家编写的,关注的重点是其安全性而非实现的效率,其二需要存储大型公钥、私钥和内部状态,这可能会导致不能实现真正的轻量级,从而降低硬件实现的效率。本文重点介绍了目前后量子加密算法的硬件实现方式,包括PQC硬件应用程序编程接口的开发,基于HLS的抽象实现和基于FPGA/ASIC平台的硬件实现。PQC方案的硬件化过程中不仅需要算法的高效实现,同时需要抵抗针对硬件结构的侧信道攻击。侧信道攻击可以通过来自目标设备泄露的相关信息来提取密码设备的密钥。本文讨论了后量子加密算法在具体实现和应用中受到侧信道攻击类别和防御对策。     

基于Itanium处理器的密码算法实现

使用ItaniumCompiler7.0编译器对现有分组密码算法的C语言实现进行编译得到汇编代码,在对这些汇编代码进行分析时可以发现编译器并没有充分利用Itanium处理器提供的资源。针对这一问题,该文提出了在Itanium处理器上有效实现常用密码算法的方法,主要是利用Itanium处理器指令集中提供的SIMD指令提高处理的并行性,并探讨了Itanium处理器SIMD指令的使用方法。     

基于椭圆曲线密码体制的安全电子邮件系统

基于椭圆曲线的公钥密码体制是密码学研究的一个新课题,这种密码体制具有速度快、安全性高的优点。该文构造了一类椭圆曲线加密算法,并设计了基于该算法的安全电子邮件系统。     

A Secure Hardware Implementation for Elliptic Curve Digital Signature Algorithm

Since the end of the 1990s, cryptosystems implemented on smart cards have had to deal with two main categories of attacks: side-channel attacks and fault injection attacks. Countermeasures have been developed and validated against these two types of attacks, taking into account a well-defined attacker model. This work focuses on small vulnerabilities and countermeasures related to the Elliptic Curve Digital Signature Algorithm (ECDSA) algorithm. The work done in this paper focuses on protecting the ECDSA algorithm against fault-injection attacks. More precisely, we are interested in the countermeasures of scalar multiplication in the body of the elliptic curves to protect against attacks concerning only a few bits of secret may be sufficient to recover the private key. ECDSA can be implemented in different ways, in software or via dedicated hardware or a mix of both. Many different architectures are therefore possible to implement an ECDSA-based system. For this reason, this work focuses mainly on the hardware implementation of the digital signature ECDSA. In addition, the proposed ECDSA architecture with and without fault detection for the scalar multiplication have been implemented on Xilinx field programmable gate arrays (FPGA) platform (Virtex-5). Our implementation results have been compared and discussed. Our area, frequency, area overhead and frequency degradation have been compared and it is shown that the proposed architecture of ECDSA with fault detection for the scalar multiplication allows a trade-off between the hardware overhead and the security of the ECDSA.     

专用指令集安全处理器设计与VLSI实现

专用指令集处理器（ASIP）结合了ASIC协处理器的高效性与通用处理器的灵活性,在信息安全领域具有广泛的应用前景.本文针对RSA/ECC密码算法,提出了一种专用指令集安全处理器的设计与VLSI实现方案.本文的ASIP基于32位RISC架构,通过采用专用的指令集和特殊的运算单元,以较小的软硬件代价实现了密码算法的高效运算.本设计采用TSMC0.25μm标准CMOS工艺综合,核心电路等效门为28K,最高时钟频率可达到150MHz,完成一次1024位RSA算法仅需200毫秒.