基于轮转算法的缓冲交叉开关调度算法的设计与实现

研究了一种低复杂度、高性能的交换机调度算法——轮转(Round Robin)调度算法及其硬件实现,它是基于缓冲交叉开关交换结构的。缓冲交叉开关交换结构相比于无缓冲的交叉开关交换结构,仅需要简单的调度算法对输入VOQ队列和交叉点缓存输出分别进行调度,这大大简化了调度算法硬件实现的复杂程度,减小了系统延迟。因此,结合轮转算法和缓冲交叉开关交换结构各自的优点,可以设计出高性能的交换机。     

面向实时工业通信的输入队列交换机调度算法

输入队列交换机应用于实时工业通信面临着诸多困难,为此提出了一种结构性的交换调度算法,实验证明,该算法能够在较低的复杂度下达到相对较高的成功率,同时也提出了与之相适应的交换机结构模型与信元管理机制,为消除输入队列交换机中信元时延的不确定性提供了前提。     

iSLIP调度算法研究及其实现

目前，为提高交换系统吞吐率，设计开发高性能网络交换机或路由器内部交换结构的技术已趋成熟．但易于在硬件中实现的、高效的队列调度算法仍然是一项值得研究的重要技术．文章首先讨论了对于输入缓冲采用FIF0队列交换系统，其吞吐率主要受HOL队首阻塞的影响．然后研究了iSLIP调度算法的基本原理、迭代仲裁步骤及它在硬件中的实现．针对硬件交换转发判决这一关键问题，给出了在输入队列交换机中采用虚拟输出队列的交换结构和多优先级调度算法的硬件实现方案．最后，对isLIP算法的性能进行了分析比较，证明isLIP算法的实现方案不仅实现简单，而且具有良好的特性．     

支持多优先级分组交换调度算法研究及其调度器设计

输入缓存交换结构的特点是缓存器和交换结构的运行速率与端口速率相等、实现容易,但存在队头阻塞。如果采用虚拟输出排队方法和适当的分组调度算法可予以消除,使吞吐率达到100%。文章首先研究讨论了并行迭代匹配算法,滑动迭代匹配调度算法的基本原理、迭代仲裁步骤及其硬件实现;对高速分组交换调度算法的性能进行了分析比较。然后给出了在高速输入队列交换机中实现多优先级调度算法的调度器设计与实现方案。经设计实现证明高速分组交换调度算法不仅硬件实现简单,而且具有良好的特性。     

一种适合于多播和单播的集成调度算法

具有输入队列结构的路由器或交换机内部交换可以工作在线路速率上，适应了高速网络交换的要求，但现有输入队列调度方案将单播和多播流量分开考虑，使用不同的交换结构和调度算法，不适合网络中多播流和单播流并存的实际情况．该文提出一种不区分多播、单播分组，遵循同一入队策略和同一调度规则的集成调度算法EOPF、(Extented Oldest Port First)．仿真实验表明EOPF算法在各种多播和单播负载组成比例下始终保持高吞吐率，并能在全单播流量下达到100％吞吐率，适合于多播、单播混合存在的网络流量。     

基于双轮转指针的输入与交叉点联合排队型(CICQ)交换结构调度算法

CICQ交换结构因具有良好的分布式调度特性而成为构建太比特（Tb／s）级以上交换机的一种理想选择．轮转型调度算法因硬件实现的简单性而得到广泛的研究,尽管此类型的调度算法在均匀流量下具有较高的吞吐率,然而在非均匀的流量下其性能则明显下降．指出了已有轮转型算法在非均匀流量下性能下降的原因,提出了一类基于双指针的轮转型调度算法,即每个输入调度器均有两个轮转指针（主指针和辅助指针）．主指针对应的队列具有最高的调度优先级,算法可以根据各个队列的状态动态决定何时更新主指针。当主指针对应的队列被流控机制阻塞时,将根据辅助指针依次公平服务其他队列．实验结果表明,基于双指针的调度算法可以显著提高CICQ交换机在非均匀流量下的性能．     

面向控制网络的交换机调度机制研究

针对基于虚拟输出排队的输入队列交换机应用于控制网络所存在的诸多困难,提出了一种新的输入队列交换机结构,并根据新的结构设计了一种基于记录矩阵和需求矩阵的信元传输川页序控制方案,以解决交换机中存在的信元行为及时延的不确定性问题。交换机采用两级调度机制,链接调度提供分级服务,交换调度实现端口匹配,以适应控制网络的流量特征。     

iLQF调度算法及其参数的仿真

文章介绍一种无内部阻塞ATM交换结构的输入缓存模型及其缓存信元的iLQF调度算法(即迭代的最长队列优先调度算法),并具体给出该算法的实现方案。通过仿真,分析和确定了交换结构的输入缓存长度和iLQF调度算法的迭代次数对信元丢失率的影响。     

支持组播的输入队列ATM交换机设计及其调度策略研究

目前基于输入队列技术的 ATM交换机的研究日益活跃 .输入队列单播调度算法的研究已经取得了较多研究成果 ,并已得到商业应用 .但输入队列组播调度算法的研究目标主要集中于提高吞吐量 ,而忽略了调度算法对组播流 Qo S的影响 ,如延迟等 .文中提出了一种支持组播功能的输入队列 ATM交换机的设计方案 ,并给出相应的输入队列组播调度算法 ,称为组播最长正则队列优先算法 (ML NQF) .调度算法 ML QNF具有改善吞吐量、满足Qo S需求和公平服务等特点 .     

基于VOQ交换结构的仲裁算法分析

信头阻塞（HOL）限制了采用FIFO输入队列交换机的吞吐率，而使用虚输出队列（VOQ）技术可以完全消除HOL阻塞，给出了VOQ交换机模型，提出了对VOQ仲裁算法的分类方法和评价指标，分析了基于VOQ交换结构的MSM和MWM近似算法，并对其性能进行了分析比较。     

高性能分组交换机内部体系结构综述

交换机在电信部门和计算机行业发挥越来越重要的作用,其内部体系结构和调度算法决定交换容量和交换延迟,论文综述分组交换机的内部体系结构。分组交换机按结构可分为单级交换机和多级交换机。单级交换机内部结构可以分为输出缓冲的不相交路径拓扑结构、共享媒体结构、交叉开关结构、共用分组内存的时分结构、单级交换单元扩展的复合单级结构和并行交换单元结构,其特点是端口数目不多。多级交换机由多个级构成,每一级包含多个单级或多级交换单元,端口数目非常多,广泛应用于电信部门。     

用多FIFO输入缓冲队列消除HOL阻塞

对于输入端口具有单输入FIFO（先入先出）队列的输入缓冲信元交换机（如ATM）,影响交换吞吐率的主要因素是信头阻塞（HOL）。本文分析了在单FIFO队列情况下的信元阻塞的原因及解决办法,给出了输入端口具有多FIFO队列在信元交换结构,描述了基于N-FIFO输入缓冲的排队策略和迭代匹配算法,并对它们的性能进行了分析。     

线路速率缓存的重端口交换机方案及行为分析

现今Internet中的交换机/路由器面临着高交换速率和提供QoS保证的双重挑战.前者要求交换机/路由器的缓冲存储器尽可能地以链路速率工作,后者要求交换机能够完全模仿OQ(output queuing)交换机的行为.而目前的CIOQ(combined input-output queuing)设计方案需要交换机内部加速2倍.提出了采用并行技术的重端口交换机(duplicated ports switch,简称DPS)设计方案.该方案可以使交换机工作于输入链路的速率且其行为与OQ交换机的行为等价,并证明了为完全模仿OQ交换机行为,端口重数为2是充分必要的.     

基于输入排队的高速交换调度算法研究

高速交换网络一般采用基于定长信元的交换结构,其性能决定于排队策略和信元调度算法.输入排队策略只有和一个有效的调度算法相结合,才能保证交换结构具有良好的吞吐率和时延等性能.主要阐述了基于VOQ的最大数量匹配算法,最大权重匹配算法,稳定结合算法,神经网络算法等输入排队调度算法,分别从技术特点,性能指标和实现复杂度等多个方面进行比较和分析.分析了分布式和集中式两大类调度算法的工作方式,并根据各类算法的特点提出,神经网络算法可以通过定义其优先级函数实现其余各类算法.     

Survey of Unicast and Multicast Scheduling Algorithms for High Speed Input Queued Switch with Crossbar

The performance of ATM switches are mainly influenced by switching fabric and scheduling algorithms. Input buffered switches have the strong advantage of efficient crossbar usage. This paper presents an input-queued crossbar switches fabric supporting high speed switching, analyzes the scheduling algorithms for unicast trafficts and multicast traffic based on virtual output queueing (VOQ).Focusing on their performance issues, some typical schedulers are compared.     

Parallel desynchronized block matching: A feasible scheduling algorithm for the input-buffered wavelength-routed switch

The input-buffered wavelength-routed (IBWR) switch is a promising switching architecture for slotted optical packet switching (OPS) networks. The benefits of the IBWR fabric are a better scalability and lower hardware cost, when compared to output buffered OPS proposals. A previous work characterized the scheduling problem of this architecture as a type of matching problem in bipartite graphs. This characterization establishes an interesting relation between the IBWR scheduling and the scheduling of electronic virtual output queuing switches. In this paper, this relation is further explored, for the design of feasible IBWR scheduling algorithms, in terms of hardware implementation and execution time. As a result, the parallel desynchronized block matching (PDBM) algorithm is proposed. The evaluation results presented reveal that IBWR switch performance using the PDBM algorithm is close to the performance bound given by OPS output buffered architectures. The performance gap is especially small for dense wavelength division multiplexing (DWDM) architectures.     

The Inherent Queuing Delay of Parallel Packet Switches

The parallel packet switch (PPS) extends the inverse multiplexing architecture and is widely used as the core of contemporary commercial switches. This paper investigates the inherent queuing delay introduced by the PPS's demultiplexing algorithm, responsible for dispatching cells to the middle-stage switches, relative to an optimal work-conserving switch. We first consider an Ntimes N PPS without buffers in its input ports, operating at external rate R, internal rate r相似文献   

基于多FIFO输入队列交换结构的迭代匹配算法性能分析与比较

对于输入端口具有单FIFO（先入先出）队列的输入缓冲交换机（如ATM）,影响交换吞吐率的主要因素是信头阻塞（HOL）。文章给出了输入端口具有多FIFOl队列的信元交换机结构,阐述了PIM、iSLIP、iLRU、iLQF等多种迭代匹配算法,并对它们的性能进行了分析和比较。     

短波令牌环协议排队模型的分析与优化

短波通信在短波无线IP令牌环协议网络中存在信道利用率低、令牌周期内数据传输总量小等问题。针对短波数据传输的特点,提出一种优化的短波令牌环网络IP网关数据输入排队模型。理论研究和仿真比较结果表明,该模型能解决信道中资源浪费的问题,实现高优先级数据的优先处理,有效提高网络的数据吞吐量。     

A four-terabit packet switch supporting long round-trip times

This 4-TBPS packet switch uses a combined input- and crosspoint-queued (CICQ) structure with virtual output queuing at the ingress to achieve the scalability of input-buffered switches, the performance of output-buffered switches, and low latency.