高速互连线间的串扰规律研究

信号完整性中的串扰问题是目前高速电路设计中的难点和重点问题.利用高速电路仿真软件HSPICE和MATLAB软件,对高速电路中的互连线串扰模型进行了仿真分析,总结了三种变化因素下互连线问的串扰规律,对部分串扰规律进行了探索性的研究.     

高速PCB串扰分析及其最小化

技术进步带来设计的挑战,在高速、高密度PCB设计中,串扰问题日益突出.本文就串扰原理和对信号完整性影响进行分析,并在此基础上提出了高速P C B设计中串扰最小化的方法.     

超深亚微米高速互连的信号串扰研究

探讨了超深亚微米设计中的高速互连线串扰产生机制,提出了一种描述高速互连串扰的电容、电感耦合模型,通过频域变换方法对模型的有效性进行了理论分析。针对0.18μm工艺条件提出了该模型的测试结构,进行了流片和测量。实测结果表明,该模型能够较好地表征超深亚微米电路的高速互连串扰效应,能够定量计算片上互连线间的耦合串扰,给出不同工艺的互连线长度的优化值。     

高速PCB串扰分析及其最小化

技术进步带来设计的挑战,在高速、高密度PCB设计中,串扰问题日益突出。本文就串扰原理和对信号完整性影响进行分析,并在此基础上提出了高速PCB设计中串扰最小化的方法。     

Padé逼近法解决片内互连线间的串扰

主要介绍Padé逼近法,利用快速分量计算方法得到的串扰频域响应作Padé逼近,通过求解Padé逼近式的极点和留数,建立耦合RC互连线网串扰的单极点、二极点和三极点模型.用SPICE仿真比较来验证建立的Padé逼近串扰模型.     

高速数字系统的串扰问题分析

在高速数字电路设计中,信号完整性问题越来越突出,已经成为高速电路设计工程师不可避免的问题.串扰问题是信号完整性问题中的重要内容.分析串扰产生的机理,讨论各种影响串扰的因素,建立了两线串扰模型并采用Mentor Graphic公司的信号完整性分析软件Hyperlynx进行了仿真实验.仿真结果表明:耦合长度、线距、信号的上升时间以及介质层对两线之间的串扰都有直接影响,在仿真研究的基础上针对以上因素的影响提出减小串扰的有效措施.     

高速电路PCB中串扰的仿真分析与抑制对策

针对串扰在高速电路印刷电路板(PCB)设计中造成严重的信号完整性问题,介绍一种可尽早发现串扰引起的问题的方法。首先利用信号完整性仿真软件HyperLynx,建立两条攻击线夹一条受害线的三线平行耦合串扰仿真模型;然后通过仿真分析传输线平行耦合长度、平行耦合间距、传输线类型、信号层与地平面层之间的介质厚度等因素对串扰噪声的影响;最后综合这些影响因素,并根据PCB设计顺序,给出抑制串扰的详细措施。实践表明,这些措施对高速PCB的设计,具有实用、可靠和提高设计效率的意义。     

高速数字通信中的远端串扰建模分析

当今电子产品不断更新换代,性能不断提升,需要处理的数据量不断增大,信号的速度也随之越来越快,印刷电路板（PCB）的面积反而越来越小。这就导致信号线的密度越来越大,不同信号线之间信号就会出现相互影响,也就是串扰。针对高速数字通信系统中传输链路之间的信号间串扰,建立等效电路模型,推导出远端串扰噪音的计算公式,提出改善措施,并最终使用HSPICE进行了仿真验证。     

互连线间容性串扰对延迟的影响

集成电路的性能越来越受到互连线间寄生效应的影响,特别是耦合电容的容性串扰,容性串扰引起互连线跳变模式相关的延迟。文中从E lm ore de lay定义的角度推导了互连线受同时跳变的阶跃信号激励时开关因子的大小,分析了互连线受非同时跳变的阶跃信号激励时耦合电容对互连线延迟的影响,给出了不同激励时的受害线延迟计算方法。分析表明,开关因子为0和2不能描述耦合电容对受害线延迟影响的下上限。H sp ice模拟结果证明了分析计算的准确性。     

两相邻耦合RC互连的串扰效应及其抑制

随着深亚微米设计的发展,互连线串扰变得更加严重.文中分析了深亚微米集成电路设计中对两相 邻耦合RC互连串扰的成因,论述了在设计中抑制串扰一般方法.     

碳纳米材料互连线的单粒子串扰特性研究

碳纳米材料互连线由于其良好的电学、热学和力学特性,成为研究热点.随着技术节点的缩减,串扰效应对电路的影响愈加显著.本文针对单壁碳纳米管束（Single Walled Carbon Nanotube Bundles,SWCNT）、多壁碳纳米管束（Multi Walled Carbon Nanotube Bundles,MWCNT）、单层石墨烯（Single Layer Graphene Nano-Ribbon,SLGNR）及多层石墨烯（Multi Layer Graphene Nano-Ribbon,MGLNR）的互连线,研究了统一的等效RLC模型,并构建了单粒子串扰（SEC）的等效电路,对比分析了四种互连线在32 nm,21 nm和14 nm技术节点下的SEC峰值电压和脉冲宽度.结果表明,与铜互连线相比,碳纳米材料互连线的SEC较弱,但对传输信号的衰减作用较大,综合信号衰减和耦合作用程度,SWCNT和MLGNR更能有效抑制SEC的传播和影响.最后,本文利用灰色理论,分析了SEC与RLC参数之间的潜在关联性.     

高速PCB板设计中的串扰问题和抑制方法

在电路板的设计过程中,信号频率的提高必然会引起包括串扰在内的各种信号完整性问题。本文剖析了在高速PCB板设计中信号串扰的产生原因,并利用HyperLynx软件包进行了仿真,最后提出了相应的解决方案。     

PCB设计中的串扰分析

串扰是高速电路实现其信号完整性的主要障碍之一,为了尽可能的地减小串扰对信号品质的影响,保证电路功能的高品质实现,有必要分析PCB设计中的串扰问题。本文针对一块板卡中,数据丢包的现象,利用理论分析和软件仿真的方法,得出串扰是数据品质不佳的罪魁祸首。并对串扰进行定量的分析,最后找到抑制串扰的方法,得到高品质的信号输出。     

高速数字电路PCB中串扰问题的研究与仿真

针对高速数字电路PCB中传输线间串扰的严重性,从精确分析PCB中串扰噪声的角度出发,在传统的双线耦合模型的基础上,采用了一种三线串扰耦合模型。该模型由两条攻击线和一条受害线组成,两条攻击线位于受害线的两侧,线间采取平行耦合的方式。利用信号完整性仿真软件Hyperlynx对受害线上的近端串扰噪声和远端串扰噪声进行了仿真。仿真结果表明,不同的传输模式和传输线类型、信号层与地平面的距离、耦合长度、传输线间距和信号上升/下降沿等因素会对受害线上的近端串扰和远端串扰产生较大的影响。在分析仿真结果的基础上,总结出了高速PCB设计中抑制串扰的有效措施,对高速数字电路设计有一定的指导意义。     

高速PCB串扰分析及其最小化

技术进步带来设计的挑战，在高速、高密度PCB设计中，串扰问题日益突出。本文就串扰原理和对信号完整性影响进行分析，并在此基础上提出了高速PCB设计中串扰最小化的方法。     

两相邻耦合RC互连的串扰效应及其抑制

随着微电子技术的进步,集成电路的特征尺寸逐步缩小,IC设计已经向着深亚微米甚至超深亚微米设计发展,一系列由于互连线引起的信号完整性问题需要设计者更多的考虑,互连线串扰已经成为影响IC设计成功与否的一个重要因素。针对串扰这一问题本文讨论了串扰对于电路的影响,分析了深亚微米集成电路设计中对两相邻耦合RC互连串扰的成因,介绍了互连线R,C参数的提取。以反相器驱动源和容性负载为例,建立了两相邻等长平行互连线的10阶互连模型,并且针对该模型,利用Cadence软件进行仿真,分析了引起串扰的因素。在此基础上,最后给出了有效抑制串扰的方法。     

串扰噪声约束下的过点分配算法

提出了一种在过点分配阶段解决噪声耦合效应问题的算法.该算法采用优先队列同拆线重布策略相结合的方法,控制由互连线耦合电容引起的串扰噪声.算法中,首先按照线长和约束限制,将线网划分到若干个优先队列中.然后,将每个优先队列的过点分配问题转换为线性分配问题.在完成一个线网队列的分配后,通过过点分配后处理过程检查串扰约束满足情况,对违反约束的线网对进行拆除,放入后续线网队列进行重新分配.实验数据表明,该算法能够取得好的效果.     

串扰噪声及串扰噪声模型的分析

随着集成电路设计到达深亚微米领域,互连线间的串扰噪声影响越来越大,日益成为与功耗、速度、面积等一样重要的影响因素,目前已发展出多个精确度和时间复杂度不同的串扰噪声模型.本文在对串扰噪声和现有串扰噪声模型深入理解的基础上,提出了三个新的串扰噪声模型,并将它们与现有的串扰噪声模型进行分析比较,指出它们各自的优缺点及适用范围,从而为选择高精确度、良好一致性、时间复杂度低的模型提供参考.     

高速电路设计中的串扰问题及对策

介绍高速系统电路设计中的串扰产生的原因、影响，以及解决方法。     

PCB板级双绞互连结构减小感性和容性串扰噪声

非屏蔽双绞线已经被广泛的运用于网络的互联中,双绞的结构能够提高对串扰和辐射发射的抵抗能力。在高速数字电路的PCB板上差分信号变得越来越多。随着上升时间的加快,差分信号的信号完整性问题变得越来越重要。最近,一种新的双绞差分传输线被引入到布线中。文章通过理论和仿真分析了这种双绞差分线结构如何减小串扰和辐射发射。