一种基于双重种子编码确定低功耗BIST方案

本文提出了一种基于双重种子编码的完全确定低功耗BIST方案,它是基于电路完全确定性测试集的特征,结合LFSR和折叠压缩双重编码方案,完成对完全确定性测试集的编码,获取最小的折叠种子集。当对折叠种子进行解压时,调整生成测试向量之间的顺序,确保相邻向量之间的高相关性,从而避免了电路在测试过程中产生过多的开关活动,因此保证了测试是在低功耗下完成的。实验数据表明,本方案的功耗约为门控时钟方案的1%左右;同时,本方案的编码效率比连续长度码好,且解压过程简单易实现。     

一种低功耗BIST测试方法

通过分析RTL的代码和RTL的故障仿真可得到一组屏蔽向量,将这些屏蔽向量和随机向量应用到门级进行故障测试可提高系统的故障覆盖率并降低测试功耗。本文主要论述了利用RTL的功能信息进行低功耗BIST测试的方法,并通过其在标准电路中的应用阐述实现过程。     

基于测试片段间转移的低功耗BIST实现

随机测试向量产生时,一大部分的测试功耗是由于那些无贡献的测试向量所引起的。文中提出了一种基于测试片段间的转移低功耗BIST结构,该结构采用有效测试向量片段间转移的方式,除去了由随机产生而对故障覆盖率没有贡献的无效向量,并把有效测试向量片段以消耗功耗最小原则依次送入被测电路,减少了测试时间,在硬件代价不高的基础上有效降低了测试功耗。     

一种低功耗系统芯片的可测试性设计方案

低功耗技术,如多电源多电压和电源关断等的应用,给现代超大规模系统芯片可测试性设计带来诸多问题。为此,采用工业界认可的电子设计自动化工具和常用的测试方法,构建实现可测试性设计的高效平台。基于该平台,提出一种包括扫描链设计、嵌入式存储器内建自测试和边界扫描设计的可测性设计实现方案。实验结果表明,该方案能高效、方便和准确地完成低功耗系统芯片的可测性设计,并成功地在自动测试仪上完成各种测试,组合逻辑和时序逻辑的扫描链测试覆盏率为98.2%。     

一种选择折叠计数状态转移的BIST方案

提出了一种选择折叠计数状态转移的BIST方案,它是在基于折叠计数器的基础上,采用LFSR编码折叠计数器种子,并通过选定的存储折叠距离来控制确定的测试模式生成,使得产生的测试模式集与原测试集相等.既解决了测试集的压缩,又克服了不同种子所生成的测试模式之间的重叠、冗余.实验结果证明,建议的方案不仅具有较高的测试数据压缩率,而且能够非常有效地减少测试应用时间,平均测试应用时间仅仅是类似方案的4％.     

基于折叠重排的低功耗BIST技术研究*

为了降低测试功耗,提出一种新的低功耗测试矢量方案,该方案增设了一个可编程的约翰逊计数器。这种技术首先对确定测试矢量进行编码得到LFSR矢量种子,然后对LFSR种子解码、重排得到新的测试矢量。通过ISCAS85实验结果表明,该技术能够改善测试矢量之间的线性相关性,大量减少测试矢量之间的跳变,达到降低功耗的目的。重点介绍了双重编码种子的方法和数据结果分析。     

SoC嵌入式存储器内建自修复方法

嵌入式存储器的内建自测试及修复是提高SoC芯片成品率的有效办法。详细描述了存储器良率的评估方法,提出了一种基于Mentor公司Tessent工具的存储器修复结构。该结构采用了冗余修复及电可编程熔丝eFuse硬修复的方法,具有很好的通用性及可行性,已多次应用在实际项目中。     

SoC系统的低功耗设计

功耗问题正日益变成VLSI系统实现的一个限制因素。对便携式应用来说,其主要原因在于电池寿命,对固定应用则在于最高工作温度。由于电子系统设计的复杂度在日益提高,导致系统的功耗变得越来越重要,因此,低功耗设计技术应运而生。本文首先分析CMOS集成电路的功耗物理组成,得到其主要功耗成分。其次,以该主要功耗成分数学表达式为依据,突出实现SoC低功耗设计的各种级别层次的不同方法。     

一种基于轮流扫描捕获的低功耗低费用BIST方法

过高的测试功耗和过长的测试应用时间是基于伪随机内建自测试(BIST)的扫描测试所面临的两大主要问题.提出了一种基于扫描子链轮流扫描捕获的BIST方法.在提出的方法中,每条扫描链被划分成N(N>1)条子链,使用扫描链阻塞技术,同一时刻每条扫描链中只有一条扫描子链活跃,扫描子链轮流进行扫描和捕获,有效地降低了扫描移位和响应捕获期间扫描单元的翻转频率.同时,为检测抗随机故障提出了一种适用于所提出测试方法的线性反馈移位寄存器(LFSR)种子产生算法.在ISCAS’89基准电路上进行的实验表明,提出的方案不但降低约(N-1)/N的平均功耗和峰值功耗,而且显著地减少随机测试的测试应用时间和LFSR重播种的种子存储量.     

SoC芯片设计方法及标准化

随着集成电路技术的迅速发展，集成电路已进入系统级芯片（SoC)设计时代，SoC芯片的集成度越来越高，单芯片上的集成度和操作频率越来越高，投放市场的时间要求越来越短，为了实现这样的SoC芯片，设计越来越依赖IP模块的重用，SoC复杂性的提高和IP模块的多样化，SoC芯片中多个厂商不同IP模块的使用，导致了IP模块可重用的许多问题，IP模块和片上总线，以及EDA工具接口的标准化，是解决IP模块标准化的很好途径，另一方面，SoC芯片设计的复杂性和嵌入软件所占比重的增加，要求更高层次的系统抽象和软硬件的协同设计，使用更流地的设计进行系统的硬件设计和更有效的系统设计方法，描述了SoC芯片设计中的IP模块可重用技术以及所存在的问题，介绍了SoC IP模块和片上总线结构的标准化，讨论了基于C／C＋＋扩展类库的系统级描述语言和基于平台的SoC设计方法。     

一种多核共享测试数据的BIST方案

文中提出了一种新颍的SOC芯片BIST方案。该方案是利用相容技术和折叠技术,将SOC芯片中多个芯核的测试数据整体优化压缩和生成,并且能够实现多个芯核的并行测试,具有很高的压缩率,平均压缩率在94%以上;且结构简单、解压方便、硬件开销低,实验证明是一种非常好的SOC芯片的BIST方案。     

Test Time Minimization for Hybrid BIST of Core-Based Systems

This paper presents a solution to the test time minimization problem for core-based systems. We assume a hybrid BIST approach, where a test set is assembled, for each core, from pseudorandom test patterns that are generated online, and deterministic test patterns that are generated off-line and stored in the system. In this paper we propose an iterative algorithm to find the optimal combination of pseudorandom and deterministic test sets of the whole system, consisting of multiple cores, under given memory constraints, so that the total test time is minimized. Our approach employs a fast estimation methodology in order to avoid exhaustive search and to speed-up the calculation process. Experimental results have shown the efficiency of the algorithm to find near optimal solutions.     

一种多核共享测试数据的BIST方案

文中提出了一种新颍的SOC芯片BIST方案。该方案是利用相容技术和折叠技术，将SOC芯片中多个芯核的测试数据整体优化压缩和生成，并且能够实现多个芯核的并行测试，具有很高的压缩率，平均压缩率在94％以上；且结构简单、解压方便、硬件开销低，实验证明是一种非常好的SOC芯片的BIST方案。     

SoC物理设计低功耗方法研究

低功耗设计是SoC(片上系统)设计过程中的重要环节,物理设计是集成电路设计过程中的后期工作。首先全面分析了CMOS电路的各种功耗来源及低功耗设计的理论方法,进而从数字后端的物理设计入手,着重讨论了后端综合以及布局布线阶段的低功耗设计,并在实际设计中收到良好效果。     

一种高性能低功耗的密码SoC平台

针对密码片上系统(SoC)平台适用性不高的问题,设计实现一种高性能低功耗的密码SoC平台。集成自主设计的密码协处理器单元,支持多种密码算法,设计自适应门控单元,实时调整时钟状态,提供多种高低速通信接口,以完成对外数据交换。实验结果表明,该平台能完成多种密码操作,具有较低的功耗和较高的数据吞吐率。     

约束输入精简的多扫描链BIST方案

运用有约束的输入精简、LFSR编码与折叠计数器技术,实现了对确定性测试集的压缩与生成.其主要优点是将多种测试方法有机地结合在一起,充分地发挥了各种方法在压缩测试数据方面的优势.与国际上同类方法相比,该方案需要的测试数据存储容量更少,测试应用时间明显缩短,总体性能得到提升;并且能够很好地适应于传统的EDA设计流.