抗DPA攻击的功耗平衡SRAM设计

A power balance static random-access memory(SRAM) for resistance to differential power analysis(DPA) is proposed. In the proposed design, the switch power consumption and short-circuit power consumption are balanced by discharging and pre-charging the key nodes of the output circuit and adding an additional shortcircuit current path. Thus, the power consumption is constant in every read cycle. As a result, the DPA-resistant ability of the SRAM is improved. In 65 nm CMOS technology, the power balance SRAM is fully custom designed with a layout area of 5863.6 μm~2.The post-simulation results show that the normalized energy deviation(NED) and normalized standard deviation(NSD) are 0.099% and 0.04%, respectively. Compared to existing power balance circuits, the power balance ability of the proposed SRAM has improved 53%.     

28 nm低功耗工艺SRAM失效分析

在28 nm低功耗工艺平台开发过程中,对1.26 V测试条件下出现的SRAM双比特失效问题进行了电性能失效模式分析及物性平面和物性断面分析.指出失效比特右侧位线接触孔底部空洞为SRAM制程上的缺陷所导致.并通过元素成分分析确定接触孔底部钨(W)的缺失,接触孔底部外围粘结阻挡层的氮化钛(TiN)填充完整.结合SRAM写操作的原理从电阻分压的机理上解释了较高压下双比特失效,1.05 V常压下单比特不稳定失效,0.84 V低电压下失效比特却通过测试的原因.1.26 V电压下容易发生的双比特失效是一种很特殊的SRAM失效,其分析过程及结论在集成电路制造行业尤其是对先进工艺制程研发过程具有较好的参考价值.     

SRAM版图布局方向对产品失效率的影响

静态随机存储器(SRAM)是集成电路中重要的存储结构单元。由于其制备工艺复杂、关键尺寸较小、对设计规则的要求最为严格,因此SRAM的质量是影响芯片良率的关键因素。针对一款微控制单元(MCU)芯片的SRAM失效问题,进行逻辑地址分析确认失效位点,通过离子聚焦束(FIB)切片及扫描电子显微镜(SEM)分析造成失效的异常物理结构,结合平台同类产品的设计布局对比及生产过程中光刻工艺制程的特点,确认失效的具体原因。对可能造成失效的工艺步骤或参数设计实验验证方案,根据验证结果制定相应的改善措施,通过良率测试及SEM照片确认改善结果,优化工艺窗口。当SRAM中多晶硅线布局方向与测试单元中一致时,工艺窗口最大,良率稳定;因此在芯片设计规则中明确SRAM结构布局方向,对于保证产品的良率具有重要意义。     

基于仲裁器PUF的SRAM FPGA防克隆技术设计与实现

为保护电子设备中使用的静态随机存储器(SRAM)型现场可编程门阵列(FPGA)内部电路设计不被窃取,设计了用于SRAM FPGA的防克隆电路.该电路利用FPGA制造过程中的随机误差,提取每块芯片独一无二的ID.在此ID的控制下,被保护电路只能在指定的FPGA中正常运行,而在未指定的FPGA中运行时,无法产生正确的输出,从而达到防克隆目的.防克隆电路由使用仲裁器的物理不可克隆函数(PUF)、多数表决器、运算门阵列等三部分构成,其中仲裁器PUF电路用于提取ID,多数表决器起到提高输出稳定性的作用.最后在FPGA开发平台上证明了该电路的可行性.     

一款异步256kB SRAM的设计

在集成电路设计制造水平不断提高的今天,SRAM存储器不断朝着大容量、高速度、低功耗的方向发展。文章提出了一款异步256kB(256k×1)SRAM的设计,该存储器采用了六管CMOS存储单元、锁存器型灵敏放大器、ATD电路,采用0.5μm体硅CMOS工艺,数据存取时间为12ns。     

基于TSV转接板的3D SRAM单粒子多位翻转效应

为了研究硅通孔(TSV)转接板及重离子种类和能量对3D静态随机存储器(SRAM)单粒子多位翻转(MBU)效应的影响,建立了基于TSV转接板的2层堆叠3D封装SRAM模型,并选取6组相同线性能量传递(LET)值、不同能量的离子(¹¹B与^4He、²⁸Si与¹⁹F、⁵⁸Ni与²⁷Si、⁸⁶Kr与⁴⁰Ca、¹⁰⁷Ag与⁷⁴Ge、¹⁸¹Ta与¹³²Xe)进行蒙特卡洛仿真。结果表明,对于2层堆叠的TSV 3D封装SRAM,低能离子入射时,在Si路径下,下堆叠层SRAM多位翻转率比上堆叠层高,在TSV(Cu)路径下,下堆叠层SRAM多位翻转率比Si路径下更大;具有相同LET值的高能离子产生的影响较小。相比2D SRAM,在空间辐射环境中使用基于TSV转接板技术的3D封装SRAM时,需要进行更严格的评估。     

一种用于FPGA配置的抗干扰维持电路

设计并实现了一种用于FPGA配置的抗干扰维持电路,针对基于SRAM的FPGA配置单元易受噪声影响丢失信息的问题,提出了电压不稳定、低压状态下配置信息的抗干扰维持方案.在设计高面积效率配置单元、分析噪声容限的基础上,得出配置单元静态噪声容限随电源电压单调递增的关系,并进一步设计了基准、电荷泵以及电压比较控制电路构成的可切...     

基于RHBD技术的深亚微米抗辐射SRAM电路的研究

研究了目前业内基于抗辐射加固设计(RHBD)技术的静态随机存储器(SRAM)抗辐射加固设计技术,着重探讨了电路级和系统级两种抗辐射加固方式。电路级抗辐射加固方式主要有在存储节点加电容电阻、引入耦合电容、多管存储单元三种抗辐射加固技术;系统级抗辐射加固方式分别是三态冗余(TMR)、一位纠错二位检错(SEC-DED)和二位纠错(DEC)三种纠错方式,并针对各自的优缺点进行分析。通过对相关产品参数的比较,得到采用这些抗辐射加固设计可以使静态随机存储器的软错误率达到1×10-12翻转数/位.天以上,且采用纠检错(EDAC)技术相比其他技术能更有效提高静态随机存储器的抗单粒子辐照性能。     

基于位线循环充电SRAM模式的自定时电路设计

随着集成电路的密度和工作频率按照摩尔定律所描述的那样持续增长,使得高性能和低功耗设计已成为芯片设计的主流。在微处理器和SoC中,存储器占据了大部分的芯片面积,而且还有持续增加的趋势。这使存储器中的字线长度和位线长度不断增加,增加了延时和功耗。因此,研究高速低功耗存储器的设计技术对集成电路的发展具有重要意义。对SRAM存储器的低功耗设计技术进行研究,在多级位线位SRAM结构及工作原理基础上,以改善SRAM速度和功耗特性为目的,设计了基于位线循环充电结构的双模式自定时SRAM,其容量为8K×32 b。     

SRAM供电结构与SOC芯片供电网络设计优化

主要提出了一种优化SRAM供电结构的方案——裸露Metal4的SRAM供电网络。该方案可以在不增加使用绕线资源的条件下,显著地提升SRAM的供电以及整个芯片供电网络的性能。以一款数字电视解调芯片BTV2020为例,详细叙述了传统SRAM的供电结构,提出一种SRAM的供电结构及实现方法,以及对比了优化后的SRAM供电结构与传统SRAM供电结构,所构建的供电网络的最差电源电压降。最后通过流片结果证明本方案是有效可行的。     

非易失性静态随机存储器研究进展

在非易失性存储器领域,非易失性静态随机存储器(NVSRAM)可以克服现有非易失性存储器的缺点与限制,并完全替代静态随机存储器(SRAM)。首先,对几种新型非易失性存储器进行了简单阐述;其次介绍了NVSRAM的基本工作原理和特点,针对NVSRAM在解决传统SRAM掉电数据储存问题、加快读取速度以及减少功耗等方面的优势进行阐述。对近年来基于阻变存储器的NVSRAM的研究背景和国内外研究现状进行了调研,着重比较和分析了已有结构的优缺点,重点探讨了提高恢复率、减少漏电流和降低功耗的关键优化技术。最后,展望了NVSRAM未来的应用和研究发展方向。     

用0.8μm工艺技术设计的65-kb BiCMOS SRAM

设计了一种65-kb BiCMOS静态随机存取存储器(SRAM)的存储单元及其外围电路,提出了采用先进的0.8mm BiCMOS工艺,制作所设计SRAM的一些技术要点。实验结果表明,所设计的BiCMOSSRAM,其电源电压可低于3V,它既保留了CMOS SRAM低功耗、高集成密度的长处,又获得了双极型(Bipolar)电路快速、大电流驱动能力的优点,因此,特别适用于高速缓冲静态存储系统和便携式数字电子设备中。     

A 220 mV robust read-decoupled partial feedback cutting based low-leakage 9T SRAM for Internet of Things (IoT) applications

In this work, a 9T subthreshold SRAM cell is proposed with the reduced leakage power and improved stability against the PVT variations. The proposed cell employs the read decoupling to improve the read stability, and the partial feedback cutting approach to control the leakage power with improved read/write ability. The incorporated stacking effect further improves the leakage power. The simulated leakage power for the proposed cell is 0.61×, 0.49×, 0.80× and 0.55×, while the read static noise margin (RSNM) is 2.5×, 1×, 1.05× and 0.96×, write static noise margin (WSNM) 0 is 1.5×, 1.8×, 1.68× and 1.9× and WSNM 1 is 0.95×, 1.2×, 1.05×, and 1.2× at 0.4 V when compared with the conventional 6T and state of arts (single ended 6T, PPN based 10T and data aware write assist (DAWA) 12T SRAM architectures) respectively. The minimum supply voltage at which this cell can successfully operate is 220 mV. A 4 Kb memory array has also been simulated using proposed cell and it consumes 0.63×, 0.67× and 0.63× less energy than 6T during read, write 1 and write 0 operations respectively for supply voltage of 0.3 V.     

手机用TFT-LCD驱动芯片内置SRAM的研究与设计

内置单端口SRAM是单片集成的TFT-LCD驱动控制电路芯片中的重要模块,主要功能是存储CPU送来的一帧画面的显示图像数据以及输出数据到显示单元,其主要性能指标是存储速度和消耗功率。文章讨论了内置SRAM的分块存储结构,阐述了SRAM存储单元的设计方法。在预充电路的设计中采用了分块预充机制,既节省了功耗又保证了预充时间,同时提出了预充时位线电荷再利用设计方案,使得预充电功耗降低了1/2左右。采用0.25μmCMOS工艺设计并实现了TFT-LCD驱动控制电路芯片中的SRAM模块,其容量为418kbits。NanoSim仿真结果表明,SRAM存储单元的读写时间小于8ns,当访存时钟频率为3.8MHz时,静态功耗为0.9mW,动态功耗小于3mW。     

电力拖动技术中控制电路的设计与改进

本文主要分析了几种主要的在电力推动技术中应用较普遍的控制电路。对于其工作原理、特点以及作用等方面进行了具体的阐述与分析,其中重点是对其所需材料以及作用的叙述。通过一个典型的电机控制电路实例,对电力拖动教材中比较常见的“Y一△”起动控制电路工作的可靠性进行分析,并阐述提高“Y一△”起动控制电路工作可靠性的改进设计与创新方法。     

钟控传输门绝热逻辑电路和SRAM的设计

本文利用NMOS管的自举效应设计了一种新的采用二相无交叠功率时钟的绝热逻辑电路——钟控传输门绝热逻辑电路,实现对输出负载全绝热方式充放电.依此进一步设计了一种新型绝热SRAM,从而可以以全绝热方式有效恢复在字线、写位线、敏感放大线及地址译码器上的大开关电容的电荷.最后,在采用TSMC 0.25 μ m CMOS工艺器件参数情况下,对所设计的绝热SRAM进行HSPCIE模拟,结果表明,此SRAM逻辑功能正确,低功耗特性明显.     

谐振隧穿晶体管数字单片集成电路

阐述了谐振隧穿器件构成的与非门、单/双稳逻辑转换电路、或非门、流水线逻辑门、D触发器、静态存储器、多值逻辑和静态分频器等数字单片集成电路,它们具有高频高速、低功耗、多值逻辑、节点少、节省器件、简化电路等显著优势,将是数字集成电路后续小型化最有希望的代表。指出材料生长和芯片工艺制作等问题是其实现工业化生产的瓶颈。综述了国内外在该领域的研究现状和发展趋势,特别是美国已经有高水平的谐振隧穿晶体管数字单片电路问世,我国正在开展少量的研究工作。     

Design of a hybrid non-volatile SRAM cell for concurrent SEU detection and correction

This paper presents a hybrid non-volatile (NV) SRAM cell with a new scheme for soft error tolerance. The proposed cell consists of a 6 T SRAM core, a resistive RAM made of a transistor and a Programmable Metallization Cell. An additional transistor and a transmission gate are utilized for selecting a memory cell in the NVSRAM array. Concurrent error detection (CED) and correction capabilities are provided by connecting the NVSRAM array with a dual-rail checker; CED is accomplished using a dual-rail checker, while correction is accomplished by utilizing the restore operation, such that data from the non-volatile memory element is copied back to the SRAM core. The simulation results show that the proposed scheme is very efficient in terms of numerous figures of merit.     

基于电力线载波通信技术的照明控制系统设计

电力线载波技术由于能用在低压输电网上传送信号,因此将它应用于照明控制系统,相对于传统的照明控制系统,由于不再需要专门的控制线路或无线网络,具有良好的市场前景。本文开发了基于电力线载波通信技术的照明控制系统。在给出照明控制系统的总体设计方案后,选择一款高性价比的载波通信芯片,设计了照明控制系统的硬件电路。在参照OSI模型和借鉴现有的电力线载波通信协议的基础上,设计了照明控制系统使用的4层通信协议,并且使用C51语言设计了照明控制系统的驱动程序。     

基于电源控制的独立模块设计

该设计通过独立模块的应用,以实现电源独立控制为目的,进而在电源设备工作期间,从人工干预、运行成本、工作效率三方面进行改善。其工作方式分本控和远控两种:在本控方式下,电源控制模块向站控计算机发送电路分机的工作状态;在远控方式下,电源控制模块除向站控计算机发送电路分机的工作状态外,还接收并执行站控计算机送来的各种命令、引导信息,根据信息对电源工作状态经行调整,实现无人工干预的独立电源。