高吞吐量低存储量的LDPC码译码器FPGA实现

针对规则(r, c)-LDPC码,设计了一种基于Turbo结构的FPGA译码实现算法,采用多路并行译单帧数据,多帧并行译码的结构,具有收敛速度快和存储量低的特点．为实现多路并行译单帧数据,首先将LDPC码划分成几个超码,并对每个超码内的单校验码采用并行BCJR算法．同时,为简化并行BCJR译码时的内部结构和控制单元的复杂度,提出一种修正的分圆陪集构造方法．在具体实现中,采用了3帧并行译码的结构来进一步提高吞吐量．对一个码长为1600,规则(3,5)-LDPC码,用Altera公司的Stratix EP1S25 FPGA芯片设计了译码器,在主频40MHz条件下采用20次迭代,可使吞吐量达50Mbit／s．     

基于DVB-S2标准LDPC码译码器的设计

在分析SMP消息传递算法和MSA消息传递算法特点的基础之上,采用了一种改进的消息传递算法,使校验节点更新与变量节点后验概率更新能同时进行,不但可以提高译码器的吞吐量,而且能有效降低了译码时延.文中通过第二代卫星数字视频广播标准(DVB-S2)标准中LDPC码为例,介绍了FPGA实现过程中各模块的结构和功能,FPGA硬件仿真表明,最高译码速率可以达到60 Mbps.     

针对特定LDPC码的多子译码器并行组合译码方法

对于分组纠错码的译码,由多个子译码器构建的并行译码系统比单译码器系统有较大的性能提升,但是可实现并行译码处理的子译码器的构造却是一个挑战性难题.为此,该文提出一种针对特定LDPC码的适于BP译码算法运用的多子译码器并行组合译码方法.该方法针对基于本原多项式构造的一类LDPC码的译码尤其有效,其特点是:各个子译码器所依赖...     

采用EMS算法的多元LDPC译码器的FPGA实现

针对多元低密度奇偶校验码(LDPC)译码器的资源消耗过大问题,设计了一种采用扩展最小和算法的低资源需求的多元LDPC译码器.采用以块为单位对信息进行迭代更新和Flooding传递调度策略的结构.为降低译码器的存储资源和逻辑资源,首先减小传递信息的深度,将变量节点更新和校验节点更新进行联合设计.同时,利用迭代时间差对变量节点更新和校验节点信息所需的资源进行复用.在具体实现中,对一个GF(64)域上码长为1044bit的非规则多元LDPC码,采用Xilinx公司XC4VLX60的现场可编程逻辑门阵列(FPGA)芯片设计了译码器.与现有文献相比,所提出的译码器结构可节约54%的存储资源和逻辑资源,且提高了译码速度和吞吐量.     

改进的LDPC码译码算法

通过将串行置信度传播机制与归一化BP_Based译码算法相结合,构造出一种改进的LDPC码译码算法。该算法按照校验节点的一定顺序进行置信度传播,改善了置信度传播的收敛特性;同时应用归一化BP_Based算法的置信度更新计算法则,有效降低了译码复杂度,适合硬件实现。在AWGN信道下进行性能仿真。仿真结果表明,本文构造的串行归一化BP_Based算法的译码收敛速度明显快于常用LDPC码译码算法的收敛速度,可以显著提高译码性能。     

LDPC码在水下语音通信中的性能

在水下数字语音通信中,由于水下信道固有噪声的影响,在接收端必然会产生一定的误码。为了减少误码,实现水下语音信号的可靠传输,本文提出将低密度校验码(LDPC)这种接近香农极限的信道编码技术应用于水下语音通信。根据语音编码的特点,选用(1152,576)、行重为6、列重为3、码率为1/2的LDPC码,并将其与典型的码率为1/2的(2,1,8)卷积码进行比较。试验结果表明,采用本文提出的水下语音通信系统,在信噪比大于1.5dB时都可以实现可靠的语音通信,比传统的卷积码减少了1.0dB。     

基于FPGA的Golay码编译码器

短波信道中存在突发随机错误，为提高短波通信的可靠性，设计了一种基于FPGA的Golay码编译码器，用于纠正这种随机错误。编码器中编码工作由Golay码生成矩阵完成；译码器应用了一种基于Golay码奇偶校验矩阵的结构性质的快速译码算法完成译码和纠错。为充分利用Spartan-II芯片的硬件资源，编译码器采用了流水线方式与并行方式，并提高了系统时钟频率。该设计既有专用ASIC电路的快速性，又有DSP器件的灵活性。波形仿真结果表明了该Golay编译码器设计的正确性。     

基于LDPC码的安全可靠通信方法研究

LDPC码是一类由校验矩阵确定的线性分组码,具有逼近香农限的纠错能力。该文基于纠错码的对称密码体制以及性能等价编码矩阵提出了一类基于LDPC码的安全通信方法,该方法在几乎不改变通信可靠性的情况下,极大地提高了系统的抗截获能力。编码矩阵可以使线性分组码的生成矩阵或校验矩阵。该文通过构造大量性能等价的编码矩阵,以及通信时收发双方同时随机改变编码矩阵的方法来提高通信系统的抗截获能力。另外,由于这些性能等价的编码矩阵产生的LDPC码不仅具有相同的编码参数和可靠性,而且具有非常强的纠错能力,因此该方案是一种安全可靠的一体化通信方法。     

多元量子LDPC码的构造与译码

基于多元稳定子理论,提出一类有限域上多元量子LDPC码的构造方法,在退极化信道模型下对多元量子码的BP译码算法进行了描述．举例构造了一类CSS结构、码率为1/2和1/4的四元量子LDPC码,并对其纠错性能进行了Monte Carlo仿真．与现有同等参数的二元量子LDPC码相比,误帧率10-5时的信道转移概率阈值由0.016提高到0.025．     

LDPC码与RS码的联合迭代译码

针对LDPC码与RS码的串行级联结构,提出了一种基于Chase的联合迭代译码方法。软入软出的RS译码器与LDPC译码器之间经过多次信息传递,性能可以逼近最大似然译码。模拟结果显示:AWGN信道下这种基于Chase的RS码与LDPC码的联合迭代译码方案可以获得约0．5 dB的增益。     

TMS32010实现的维特比译码器

本文研究了用高速信号处理器TMS32010实现的维特比译码器以及对(2,1,m)码译码时所能达到的译码速率,研究结果表明:用TMS32010实现的维特比译码器具有设备简单、成本低廉等特点,十分适合用于一些中小型通信系统中。     

UM3758-108A编/解码器及与单片机的接口技术

介绍了一种实现ＵＭ３７５８－ １０８Ａ编／解码器与单片机接口的技术,通过编／解码器与单片机的配合使用,使得这种电路不仅适用于一般遥控发射／接收系统,还可进行可编程序的多路控制,利用无线传送或有线传送（二根传送线）实现多路控制,能控制１０２４ 路,每路的被控状态达２５６ 个,该电路也可用于数据传送．     

广义球形解码算法的一种改进

广义常规球形解码算法能处理多输入多输出系统(Multiple-Input Multiple-Out-put,MIMO)中发送天线多于接收天线的情况,但是对于非等符号能量的星座图,如正交幅度调制(Quadrature Amplitude Modulation,QAM)运算量大。为了进一步降低算法复杂度,提出一种改进的快速算法,该算法采用了预处理排序策略和广义球形解码与迫零检测结合的搜索策略,从而避免了高复杂度。仿真结果表明该快速广义球形解码算法以较小的性能损失换取明显的复杂度减少。     

Implementation of low-density parity-check codes decoder for CCSDS standard

The complexity/performance balanced decoder for low-density parity-check (LDPC) codes is preferred in practical wireless communication systems. A low complexity LDPC decoder for the Consultative Committee for Space Data Systems (CCSDS) standard is achieved in DSP. An approximate decoding algorithm, normalized min-sum algorithm, is used in the implementation for its low amounts of computation. To reduce the performance loss caused by the approximation, the parameters of the normalized min-sum algorithm are determined by calculating and finding the minimum value of thresholds through density evolution. The minimum value which indicates the best performance of the decoding algorithm is corresponding with the optimized parameters. In implementation, the memory cost is saved by decomposing the parity-check matrix into submatrices to store and the computation of passing message in decoding is accelerated by using the intrinsic function of DSP. The performance of the decoder with optimized factors is simulated and compared with the ideal BP decoder. The result shows they have about the same performance.     

采用状态度量抽取和内插策略的低功耗Turbo译码器

针对采用最大后验概率算法的Turbo译码器,提出了一种新颖的前向、后向度量计算和存储器管理的策略.通过在前向状态度量计算时对部分度量值等间隔抽取存储,然后在对数似然比计算时经过内插还原出未存储的状态度量值,极大地减少了状态度量存储单元,从而降低了功耗和实现面积.与传统的实现方法比较,当滑窗为128时,可以节省80%的状态度量存储单元.在65nm的工艺下,约束工作电压为1.18V和时钟频率为350MHz时,该方法实现的HSDPA Turbo译码器可以达到21.4Mbit/s的吞吐量和29.3mW的功耗,且每次迭代的能量效率仅为0.171nJ/bit.     

2ACS部分并行维特比译码器的实现

本文介绍一种由2个ACS电路组成(2,1,m)卷积码的部分并行维特比译码器的实现方案,实验结果表明,该方案在硬件实现上比较简单,对(2,1,6)卷积码译码时,译码速率可达147kb/s。     

编码解码技术在实时监测系统中的应用

中针对通信数据在简单的单片机实时监测系统中系统成本高的问题，提出一种用编码解码器和单片机完成的双向二线信号传输方法，介绍其系统构成，并给出相应的程序流程图。