基于内外混合流水线的高吞吐率AES结构

提出了一种基于加解密轮内外流水线的、高性能及高吞吐率的128 bit AES算法的硬件实现方法.在此之前人们多采用查找表来实现AES算法中的SubBytes和InvSubBytes转换过程,本设计则仅仅使用了进行复合域运算的组合逻辑单元,硬件面积得以缩小,同时还可以将组合逻辑单元划分为6级次级流水线,轮外和轮内流水线得到更深层次的利用.使用本设计方案,在Altera DE2-115设备上以570 MHz频率实现的加密器可以达到73.562 Gb/s的吞吐率.     

AES算法中基于流水线的可逆S盒设计与实现

AES中S盒是一个非线性的字节代替变换,在AES算法中占有较大的比重,也是整个AES加解密硬件实现的关键模块.分析基于费马定理的正逆S盒算法原理及特点,使用Verilog HDL设计可逆S盒电路,通过FPGA实现正逆S盒运算.电路引入可装配的流水线结构,设计一种小规模、快速的可逆S盒运算电路,既可实现正S盒运算,又可实现逆S盒运算,加速S盒运算的过程,减小AES加解密电路的规模,对AES算法的硬件实现具有实际价值.     

一类特殊的列混合变换的研究

提出了一类特殊列混合变换的概念,并对其枝数和计数问题进行了深入的研究和分析。研究了该类列混合变换的枝数分布状况,给出固定多项式c（x）的重量与其枝数之间的精确关系,解决了该类列混合变换的计数问题。最后针对有关分组密码编码环节的设计问题进行了讨论,从而为分组密码的设计与分析提供重要的依据和支持。     

基于混合整数变换的高容量可逆数字水印

提出了一种基于混合整数变换的高容量可逆数字水印算法.该算法首先将图像分割成3×3的小块,从第一个图像块开始进行9像素的整数变换.然后应用压扩算法减小差值,并采用扩差法嵌入水印.引入压扩算法极大地增加了可扩的图像块的数目.对于不可扩的3×3像素块,算法进一步将其分割为3×1的图像块,应用3像素的整数变换,同样采用压扩算法和扩差法嵌入水印.混合嵌入方案和压扩算法的引入能够获得更易压缩的位置图,从而最大限度地提高了水印的容量.该算法一次嵌入的极限容量为8/9 bpp(比特/像素).实验结果表明,本算法的透明性好,容量高.     

高速可重构AES的设计与实现

提出一种可重构AES硬件架构,对加/解密运算模块和密钥扩展模块进行了可重构设计,使其能够适配128bit、192bit、256bit三种密钥长度的AES算法,并针对列混合模块进行了结构优化。在FPGA上进行了验证与测试,并在0.18μmSMIC工艺下进行了逻辑综合及布局布线。结果表明其核心时钟频率为270MHz,吞吐量达到3.4Gb/s,能够满足高性能的密码处理要求。     

IPSec加密芯片中AES加密核的设计与FPGA实现

为了提高IPSec加密芯片中AES加密核的数据处理速度,提出一种AES算法的FPGA改进结构.在对AES算法分析的基础上,优化了列混合运算模块,降低系统硬件资源消耗;提出两级内部流水结构,进一步缩短关键路径,提高系统运行时钟频率.仿真和实测结果表明:优化后AES核可以稳定工作于100 MHz,吞吐量提高为原来的1.5倍...     

混合多值可逆逻辑中广义Toffoli门仅用CNOT门的实现

混合多值量子可逆逻辑电路综合问题中,Toffoli门的合成是整个合成过程中最为关键的一步。针对混合多值5-qubits量子可逆逻辑电路综合问题,构造了PMX量子门,验证了CNOT门的合成能力,实现了对Toffoli门的合成,并设计了双向的BDS搜索算法,高效实现了量子电路的最优或者较优综合。     

定长编码和哈夫曼编码的密文域可逆信息隐藏

目的密文域可逆信息隐藏是一种可以在加密图像中嵌入秘密信息、保证秘密信息可以无错提取以及明文图像可以无损恢复的技术,越来越受到研究者们的关注,并广泛应用于云服务器端的用户隐私保护。针对密文域可逆信息隐藏算法中嵌入率不高的问题,提出一种联合定长编码和哈夫曼编码的密文域可逆信息隐藏算法。方法使用定长编码与哈夫曼编码相结合的分组编码方式对原始明文图像高位平面进行压缩,通过重排列将空出空间排放在低位平面中,并使用流密码加密重排后的图像。然后将秘密信息嵌入密文图像低位平面的空出空间中。合法接收方可分离地实现秘密信息的无错提取以及原始明文图像的无损恢复。结果实验结果表明,所提算法的嵌入率在UCID(an uncompressed color image database)、BOSSBase(Break Our Steganographic System)和BOWS-2(Break Our Watermarking System 2nd)这3个数据集上达到2.123 4 bit/像素、2.410 7 bit/像素和2.380 3 bit/像素,分别比同类算法高出0.246 6 bit/像素、0.088...     

混合体系结构中有状态硬件加速器的优化

在诸多计算领域中,硬件加速器可以代替通用处理器上执行的软件完成专用功能,达到提高性能和降低功耗的目的.网络应用中,许多硬件加速器是无状态的,这就需要一个网络流的全部数据包到达后才能被处理.有状态加速器则可以确保每个数据包到达后即可被处理,因而具有更好的性能和灵活性.由于网络流的并发性,有状态加速器需要维护众多并发网络流...     

内存列存储数据库中优化的混合自适应索引

分析型数据库在现代企业中得到广泛应用,在使用过程中对查询处理速度的要求逐渐提高。大数据环境下,分析型数据库面临一系列新的挑战:首先,数据复杂性与日俱增,使得数据库系统的初始配置任务更加繁重,例如索引创建等;其次,在分析过程中,由于查询负载模式无法预知,需要对某些属性反复构建索引,以满足查询的时间要求。显然,传统的索引构建维护技术不能完全满足新的应用环境。数据库分裂技术提出了一种不同的策略去解决这些问题。使用数据库分裂技术,DBA不需要对数据库进行细粒度的系统配置。在查询执行过程中,数据库能自动调整以适应查询负载;随着查询负载的变化,系统自动调整索引。近年来,一系列数据库分裂算法被提出,但已有的算法都各有优缺点。因此给出了一个cache conscious的数据库分裂代价模型,并基于该模型构建了一个新的自适应索引,其可以综合不同数据库分裂算法的优势。通过大量实验验证了这种新自适应索引技术的有效性。     

AES密码算法中的列变换优化改进

AES(Advance Encryption Standard)标准由于其较高的安全性能已经在加密中得到了广泛应用.为了进一步提高AES标准的加解密速度,首先介绍了AES加/解密原理、基本结构和算法流程,提出了调用xtime子程序和模m(x)运算,对AES-128加密过程轮变换过程中MixColuinn变换进行优化改进.通过openSSL测试,结果表明改进后的AES的实现算法在时效性方面比原始的方法有所提高.     

一种AES算法的快速硬件实现

介绍了一种用FPGA来快速实现硬件IP核的AES算法的方法,采用Xilinx公司的Virtex XCV-1000-6器件,并给出了时序仿真图,结果表明了其有效性。     

AES的高性能硬件设计与研究

分析了高级加密标准算法（AES）的原理，并在此基础上对AES的硬件实现方法进行研究，用硬件设计语言（Verilog HDL）描述了该算法的基本过程和结构。完成了分组长度为128比特的AES加／解密芯片设计。仿真结果表明，在时钟频率为25MHz前提下，加／解密速度达3Gbit／sec。处理速度达到世界领先水平。     

JavaCard处理器上扩展AES加解密硬件模块的研究

JavaCard应用的许多场合需要对数据进行加解密,而JavaCard处理器大都效率不高,难以有效运行现代加解密算法.AOJCP（Area-Optimized JavaCard Processor）是一款自主设计、基于微码、面积优化、低功耗的JavaCard硬件处理器,本文描述了在其上扩展新一代密钥加密标准AES（Advanced Encryption Standard）的全过程.使用硬件执行128bit AES加密算法只需13个时钟,而pentium III机型上手工优化的AES加密算法最快需要226个时钟.扩展AES硬件模块后,AOJCP加解密速度分别可达25.3和23.5Mbit/sec.     

基于流水线的AES密码算法的硬件设计与实现

介绍了新一代加密标准AES的加密和解密流程，并根据其轮变换的特点，在不增加硬件的前提下，采用了流水线进行设计，从而节省了硬件开销，并可以达到比较高的加、解密速率。对SMIC0．18um的综合结果显示，该设计的加、解密速率可以达到8．2Gbit／s。     

AES算法的硬件实现分析与设计

分析了AES算法的结构特点,对算法的不同硬件实现方式进行了对比分析,分析结果表明,不同的实现方式在算法应用模式支持、运行频率、资源占用、吞吐量方面各有优缺点,需要根据具体应用需求采用合适的实现方式。对AES算法不同实现方式的分析以及提出的设计结构对于其他类似的分组密码算法实现也具有参考价值。     

基于随机掩码的AES算法抗DPA攻击硬件实现

该文提出了一种基于随机掩码的抗DPA（Differential Power Analysis）攻击的AES算法硬件实现方案。基于随机掩码的AES算法实现中最为关键之处就是唯一的非线性变换即S盒（SubBytes）的实现,该文将S盒中有限域GF（28）上的求逆转换到GF（24）和GF（22）上进行,有效实现了掩码防护。在该文的实现中,所有的中间结果均被随机掩码,证明了该文中AES算法实现能够抗DPA攻击,基于此掩码方案,给出了AES协处理器体系结构,设计实现128密钥的AES协处理器。在0.18μm工艺下,协处理器面积为0.298mm2 在100MHz频率下,加解密吞吐率达到了1.16Gbps。     

异步128位AES算法的硬件设计

基于四相握手协议设计异步流水线,实现单轮运算内流水操作,设计轮运算启动模块和异步控制信号生成模块,满足算法多轮运算的需要。在子密钥生成模块、字节替代模块和列混合模块使用复用技术,降低了对硬件的需求。在COMS0.18μm工艺下进行综合、布局布线和仿真,与采用同样数据路径设计方法的同步电路相比,吞吐率提高了12.5%。     

基于AES和DES算法的可重构S盒硬件实现

密码芯片的可重构性不仅可以提高安全性，而且可以提高芯片适应性．S盒是很多密码算法中的重要部件，其可重构性对密码芯片的可重构性有重大影响．文章在分析AES和DES算法中S盒硬件实现方法的基础上，利用硬件复用和重构的概念和相关技术，提出了一种可重构S盒（RC-S）结构及其实现方法．实验结果表明RC-S可用于AES算法和DES的硬件实现．基于RC-S的AES、DES密码模块规模分别是AES、DES模块的0．81／1．13，性能分别是DES／AES的0．79／0．94．