SMDSP浮点数字信号处理器CPU内功能单元的设计

SMDSP是针对专门应用开发的高性能32位浮点数字信号处理器,其CPU内有独立的ALU、乘法器、数据地址产生器和六条局部数据总线,实现了乘加运算并行,算术运算与地址运算并行,加快了数据处理速度.数据地址产生器支持顺序、倒位序、循环三类数据地址的计算,使得SMDSP能方便高效地应用于数字信号处理系统.     

用VHDL设计快速BCD码加法器

介绍了一种多位BCD码快速加法器的设计方法,并给出了3位BCD码加法器的VHDL源程序和在Foundation Series3.1i环境中的模拟结果。     

基于DSP处理器的加法器的设计

从延迟、功耗、面积等方面对加法器的实现方式性能的比较，适应兼容TMS320C54XDSP处理器的高速、低功耗的需要和结构特点，而采用超前进位加法器的两种设计方案，通过两种方案性能对比和结果分析，最终采用4位一组的分组结构．完成了DSP处理器的40位加法器的设计。     

流水线技术在高速数字电路设计中的应用

流水线技术是设计高速数字电路的一种最佳选择之一，对其实现原理作了较形象的阐述。针对加法器在DSP中的重要作用，对流水线加法器中流水线技术的应用作了较深入的说明。同时，对流水线技术中引入寄存器事项也作了较全面的阐述。     

32位嵌入式定/浮点乘法器设计

文章提出一种RISC MCU中的32位嵌入式定／浮点乘法器的设计，用于完成32位定／浮点乘除法。利用一种新的改进型三阶Booth算法，并采取Wallace树结构及CSA加法器，与基于二阶Booth算法的设计相比，该乘法器运算速度提高了1／3以上。     

一种采用改进Domiono加法器的高速流水线乘法器

乘法器是数字信号处理系统中的关键。流水线乘法顺可以较小的代价获得较高的平均速度。本文给出了流水线乘法器的结构；提出了两种改进型Domino加法器电路；对改进型电路作了分析和模拟。模拟结果表明，采用新的改进剂Domino电路后，流水线乘法器的速度可以显著提高。     

基于FPGA技术的GF(2m)域乘法器的研究和设计

椭圆曲线密码体制以其密钥短、安全强度高的优点获得了广泛的重视和应用,而GF(2m)有限域乘法运算是该密码体制最主要的运算.本文研究了基于FPGA芯片的多项式基乘法器的快速设计方法,并给出了面积与速度的比较和分析.     

基于FPGA的32位浮点FFT处理器的设计

介绍了一种基于FPGA的1024点32位浮点FFT处理器的设计。采用改进的蝶形运算单元,减小了系统的硬件消耗,改善了系统的性能。详细讨论了32位浮点加法器/减法器、乘法器的分级流水技术,提高了系统性能。浮点算法的采用使得系统具有较高的处理精度。     

64位高性能冗余二进制—二进制数转换器的设计

冗余二进制(RB)加法的进位无关特性和规整的压缩结构,可以设计高速冗余二进制乘法器。冗余二进制乘法器由RB部分积产生、RB部分积压缩树和RB-二进制数转换器三个关键模块构成。在此基于基-16 RB Booth编码结构提出了一种由进位跳跃加法器和并行前缀/进位选择混合加法器构成的冗余二进制-二进制数转换器。用Verilog HDL对该转换器进行描述,在Synopsys的VCS平台上进行仿真验证,在SMIC 45 nm的工艺下,通过Design Compiler对转换器进行综合,比较普通的并行前缀/进位选择转换器,设计的64位转换器在延时、面积和功耗得到有效的改善。     

FPU加法器的设计与实现

浮点运算器的核心运算部件是浮点加法器,它是实现浮点指令各种运算的基础,其设计优化对于提高浮点运算的速度和精度相当关键。文章从浮点加法器算法和电路实现的角度给出设计方法,通过VHDL语言在QuartusII中进行设计和验证,此加法器通过状态机控制运算,有效地降低了功耗,提高了速度,改善了性能。     

基于可编程逻辑器件的高速乘法器IP设计

介绍了一个八位高速并行乘法器的IP设计。该乘法器的部分积产生电路采用非重叠的三位编码方式，并且改进了Wallace加法树内部的连线方式，用VHDL语言描述了整个设计，并在Altera公司EPF10K10LC84－3上实现了该乘法器。     

一种结构新颖的流水线Booth乘法器设计

在对传统Booth乘法器研究的基础上,介绍了一种结构新颖的流水线型布什(Booth)乘法器。使用基-4 Booth编码、华莱士树(Wallace Tree)压缩结构、64位Kogge-Stone前缀加法器实现,并在分段实现的64位Kogge-Stone前缀加法器中插入4级流水线寄存器,实现32 t×32 bit无符号和有符号数快速乘法。用硬件描述语言设计该乘法器,使用现场可编程门阵列(Field Programmable Gate Array,FPGA)进行验证,并采用SMIC 0.18 μm CMOS标准单元工艺对该乘法器进行综合。综合结果表明,电路的关键路径延时为3.6 ns,芯片面积＜0.134 mm,功耗＜32.69 mW。     

32位DSP加法器部件的研究与设计

加法器在微处理器数据通路中的应用非常广泛，它的速度也是影响系统性能的关键之一，本文参考了现有的几种典型的加法器原理和结构，针对预研课题某DSP处理器的性能要求，设计了两种超前进位结构加法器，在EP1C20芯片上进行综合并对比各项参数，找出了适合的40位的超前进位加法器设计方案。     

嵌入式处理器的浮点乘法器设计

利用阵列乘法器中的压缩部分积的思想,通过对传统的串行执行乘法器的改造,提出了一种带压缩器的串行执行浮点乘法器,分析了具有不同压缩模块结构的乘法器的性能.实验表明,该乘法器可以有效地提高传统的串行乘法器的性能,而面积要小于阵列乘法器.     

基于VHDL语言的组合乘法器设计与仿真

基于VHDL的数字系统设计具有设计技术齐全、方法灵活、支持广泛等优点，同时也是EDA技术的重要组成部分。文章用VHDL语言设计了左移法和进位节省法实现的两种组合乘法器，通过功能仿真，对两种乘法器的性能进行了比较，从而得知后者的传输延迟时间小，即速度较快。通过设计实例，介绍了利用VHDL语言进行数字系统设计的方法。     

基于VHDL语言的定时时基校正电路设计

介绍了一种用于校正定时电路时基信号的方法，基于VHDL硬件描述语言来设计与实现，并给出了主要VHDL原代码和仿真波形图。     

一种43位浮点乘法器的设计

设计了一个应用于FFT(快速傅里叶变换)系统的43位浮点乘法器.该乘法器采用一种先进的MBA(modified Booth algorithm)编码与部分积产生技术以及一种优良的折中压缩结构,使用了平方根进位选择加法器,同时,还运用了一种方法使得最终求和、舍入和规格化同时完成,提高了运算速度.采用四级流水线,使用FPGA进行验证,采用0.18μm标准单元库综合实现,系统时钟频率可达184.4MHz.     

基于高速流水线乘加器的FIR滤波器设计

本文介绍了一种有限冲击响应(FIR)滤波器的设计,其核心部分采用12×12位流水线乘加单元(MAC)实现。乘加结构中采用非重叠多位编码产生部分积,结合进位保留加法(CSA)阵列,通过超前进位加法器(CLA)累加产生最终结果。采用VHDL对FIR滤波器进行了描述,并在FPGA中进行了综合验证。     

高速可重组16×16乘法器的设计

介绍了一种可以完成16位有符号/无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法，简化了部分乘积的符号扩展，采用Wallace Tree最优化的演算法、流水操作和超前进位加法器来进一步提高电路的运算速度。该乘法器可以作为嵌入式CPU内核和DSP内核的乘法单元，整个设计用VHDL语言实现。     

32位DSP乘法器分析与设计

衡量DSP(数字信号处理器)芯片性能的一个重要指标是单位时间内能够完成乘累加操作的数量。乘累加速度的增加就会使得DSP芯片运算速度增加。因此,通过对数据通路中的乘法器进行各种设计分析,得出适合32位浮点DSP结构的乘法器,为得到较优的乘累加设计奠定了基础。