氧等离子气氛中NMOS器件的性能退化

文章描述了氧等离子干法剥离光刻胶中MOS器件的性能退化问题,并且制备了不同天线比AR(Antenna Ratio),相同器件结构的NMOS器件来检测器件的退化.实验结果发现栅漏电流密度Jg和阈值电压Vt漂移会随着Al的天线面积的增加而非线性地增加,尤其表现在阈值电压漂移上.运用增加电流应力时间的测试来模拟器件在等离子反应腔中所受的实际应力,发现了与天线比增加时阈值电压变化趋势相同,表明在氧等离子气氛中器件受到了负电应力的影响.最后,基于此次实验的结果,在器件的设计,工艺参数的制定方面提出了一些减小干法剥离光刻胶工艺带来器件性能退化的建议.     

反应离子刻蚀氮化硅过程的损伤研究

针对反应离子刻蚀氮化硅过程中无图形60 nm栅氧的等离子体损伤问题进行了研究.采用接触电势差技术研究了反应刻蚀中电荷在硅片表面上的沉积,利用非接触式CV测试技术研究了Si/SiO2界面态的变化.研究表明,电荷沉积与Si/SiO2界面态密度增加有较好的对应关系,电荷沉积较多的区域具有更高的界面态密度.然而,电荷沉积量与界面态密度不成正比例.     

一种带有斜向扩展源的双栅隧穿场效应晶体管

设计并研究了一种带有轻掺杂漏(LDD)和斜向扩展源(OES)的双栅隧穿场效应晶体管(DG-TFET),并利用Sentaurus TCAD仿真工具对栅长及扩展源长度等关键参数进行了仿真分析。对比了该器件与传统TFET的亚阈值摆幅、关态电流和开关电流比,并从器件的带带隧穿概率分析其优势。仿真结果表明,该器件的最佳数值开关电流比及亚阈值摆幅分别可达3.56×10¹²和24.5 mV/dec。另外,该DG-TFET在双极性电流和接触电阻方面性能良好,且具有较快的转换速率和较低的功耗。     

超薄Si3N4/SiO2(N/O) stack栅介质及器件

成功制备了EOT(equivalent oxide thickness)为2.1nm的Si3N4/SiO2(N/O) stack栅介质,并对其性质进行了研究.结果表明,同样EOT的Si3N4/SiO2 stack栅介质和纯SiO2栅介质比较,前者在栅隧穿漏电流、抗SILC性能、栅介质寿命等方面都远优于后者.在此基础上,采用Si3N4/SiO2 stack栅介质制备出性能优良的栅长为0.12μm的CMOS器件,器件很好地抑制了短沟道效应.在Vds=Vgs=±1.5V下,nMOSFET和pMOSFET对应的饱和电流Ion分别为584.3μA/μm和-281.3μA/μm,对应Ioff分别是8.3nA/μm和-1.3nA/μm.     

超薄Si3N4/SiO2（N/O）stack栅介质及器件

成功制备了EOT(equivalent oxide thickness)为2.1nm的Si3N4/SiO2(N/O) stack栅介质,并对其性质进行了研究．结果表明，同样EOT的Si3N4/SiO2 stack栅介质和纯SiO2栅介质比较，前者在栅隧穿漏电流、抗SILC性能、栅介质寿命等方面都远优于后者．在此基础上,采用Si3N4/SiO2 stack栅介质制备出性能优良的栅长为0.12μｍ的CMOS器件，器件很好地抑制了短沟道效应．在Vds=Vgs=±1.5V下，nMOSFET和pMOSFET对应的饱和电流Ion分别为584.3μA/μｍ和－281.3μA/μｍ，对应Ioff分别是8.3nA/μｍ和－1.3nA/μｍ．     

HDP介质淀积引起的等离子充电损伤机制研究

高密度等离子体化学气相淀积(HDP CVD),具有卓越的填孔能力和可靠的电学特性等诸多优点,因此它被广泛应用于超大规模集成电路制造工艺中.本文研究了金属层间介质(IMD)的HDP CVD过程对栅氧化膜的等离子充电损伤.研究表明在HDP淀积结束时的光电导效应使得IMD层(包括FSG和USG)在较短的时间内处于导电状态,较大电流由IMD层流经栅氧化膜,在栅氧化膜中产生缺陷,从而降低了栅氧化膜可靠性.通过对HDP CVD结束后反应腔内气体组分的调节,IMD层的光电导现象得到了一定程度的抑制,等离子充电损伤得到了改善.     

聚合物发光器件中输运特性的模拟分析

对聚合物发光二极管I-V特性的测量发现,被测器件内存在着类似于某些无机器件中的负阻现象和"迟滞回线”状场致漂移的伏安特性.模拟分析表明,一种反向势垒的存在及其击穿,应是引起负阻现象的原因.缺陷态的存在及其电荷填充的变化,是导致I-V特性曲线随偏压扫描方向变化的主要原因.而低场下的接触性能决定着发光二级管载流子的输运性质:若为非欧姆接触,则I-V曲线可用F-N隧穿模型来描述;若为欧姆接触,则应用陷阱电荷限制电流(TCL)模型来描述.     

聚合物发光器件中输运特性的模拟分析

对聚合物发光二极管 I- V特性的测量发现 ,被测器件内存在着类似于某些无机器件中的负阻现象和“迟滞回线”状场致漂移的伏安特性 .模拟分析表明 ,一种反向势垒的存在及其击穿 ,应是引起负阻现象的原因 .缺陷态的存在及其电荷填充的变化 ,是导致 I- V特性曲线随偏压扫描方向变化的主要原因 .而低场下的接触性能决定着发光二级管载流子的输运性质 :若为非欧姆接触 ,则 I- V曲线可用 F- N隧穿模型来描述 ;若为欧姆接触 ,则应用陷阱电荷限制电流 (TCL)模型来描述     

超薄栅氧化层等离子体损伤的工艺监测

 随着集成电路向深亚微米、纳米技术发展,等离子体充电对制造工艺造成的影响,尤其对超薄隧道氧化层的损伤越来越显著.本文分析了等离子体工艺损伤机理以及天线效应,设计了带有多晶、孔、金属等层次天线监测结构的电容和器件,并有不同的天线比.设计结构简单、完全工艺兼容,测试结果直观、测量灵敏度高等优点,实现了等离子体损伤芯片级工艺监控.测试分析表明,不同的膜层结构,等离子体损伤程度不同,当天线比大于10³以后,充电损伤变得明显.同时测试也发现了工艺损伤较为严重的环节,为优化制造工艺,提高超薄栅氧化层抗等离子体损伤能力提供了科学的依据.     

等离子体工艺引起的MOSFET栅氧化层损伤

在深亚微米 MOS集成电路制造中 ,等离子体工艺已经成为主流工艺。而等离子体工艺引起的栅氧化层损伤也已经成为限制 MOS器件成品率和长期可靠性的一个重要因素。文中主要讨论了等离子体工艺引起的充电损伤、边缘损伤和表面不平坦引起的电子遮蔽效应的主要机理 ,并在此基础上讨论了减小等离子体损伤的有效方法。     

一种新的等离子体边缘损伤的测量方法

在等离子体刻蚀多晶硅工艺中 ,栅边缘氧化层直接暴露在等离子体环境中 ,由于 U V射线的作用栅边缘处将会产生损伤 ,这种损伤包含了大量的界面态和氧化层陷阱 .文中讨论了等离子体边缘损伤与圆片位置关系、天线比之间的关系及它们对器件长期可靠性的影响 ,并使用了低频局部电荷泵技术 .测量的结果包含了损伤产生的快、慢界面态和氧化层陷阱的信息 ,可以较好地测量工艺中产生的栅边缘损伤 ,为评估薄栅 MOSFET的栅边缘损伤提供了一种简单快捷的方法     

大马士革工艺中等离子体损伤的天线扩散效应

等离子体技术的广泛应用给工艺可靠性带来了挑战,等离子体损伤的评估成为工艺可靠性评估的重要内容之一。针对大马士革工艺中的等离子体损伤问题,提出了天线扩散效应,确定了相应工艺的天线扩散系数,提高了工艺可靠性评估的准确性。根据不同介质层沉积对器件的影响,确定了等离子体增强化学气相沉积(PECVD)是大马士革工艺中易造成等离子体损伤的薄弱环节之一。实验结果表明,同种工艺满足相同的天线扩散效应,此时工艺参数的改变不会影响天线扩散系数。对带有不同天线结构的PMOS器件进行可靠性分析,得知与密齿状天线相比,疏齿状天线对器件的损伤更严重,确定了结构面积和间距是影响PECVD工艺可靠性水平的关键参数。     

Effect of Fluoride‐based Plasma Treatment on the Performance of AlGaN/GaN MISHFET

This paper demonstrates the effect of fluoride‐based plasma treatment on the performance of Al₂O₃/AlGaN/GaN metal‐insulator‐semiconductor heterostructure field effect transistors (MISHFETs) with a T‐shaped gate length of 0.20 μm. For the fabrication of the MISHFET, an Al₂O₃ layer as a gate dielectric was deposited using atomic layer deposition, which greatly decreases the gate leakage current, followed by the deposition of the silicon nitride layer. The silicon nitride layer on the gate foot region was then selectively removed through a reactive ion etching technique using CF₄ plasma. The etching process was continued for a longer period of time even after the complete removal of the silicon nitride layer to expose the Al₂O₃ gate dielectric layer to the plasma environment. The thickness of the Al₂O₃ gate dielectric layer was slowly reduced during the plasma exposure. Through this plasma treatment, the device exhibited a threshold voltage shift of 3.1 V in the positive direction, an increase of 50 mS/mm in trans conductance, a degraded off‐state performance and a larger gate leakage current compared with that of the reference device without a plasma treatment.     

深亚微米CMOS布线工艺中等离子对薄栅氧损伤的预防研究

A comparison is made of several plasma-induced damage(PID) measurement techniques.A novel PID mechanism using high-density plasma(HDP) inter-metal dielectric(IMD) deposition is proposed.The results of a design of experiment(DOE) on Ar pre-clean minimizing PID are presented.For HDP oxide deposition,the plasma damage is minimal,assuring minimal exposure time of the metal line to the plasma using a maximal deposition to sputter ratio.This process induces less PID than classic SOG processing.Ar pre-clean induces minimal plasma damage using minimal process time,high ion energy and high plasma power.For metal etching,an HDP etch is compared to a reactive ion etch,and the impact of the individual process steps are identified by specialized antenna structures.The measurement results of charge pumping,breakdown voltage and gate oxide leakage correlate very well.On metal etching,the reactive ion etching induces less plasma damage than HDP etching.For both reactors, PID is induced only in the metal over-etch step.     

GaN电感耦合等离子体刻蚀的优化和损伤分析

通过分别改变电感耦合等离子体(ICP)刻蚀过程中的ICP功率和DC偏压,对ICP刻蚀GaN材料的工艺条件和损伤情况进行了系统的研究。刻蚀后表面的损伤和形貌通过扫描电子显微镜(SEM)、原子力显微镜(AFM)、电子能谱(EDS)、荧光光谱(PL)等技术进行表征和分析。实验结果表明,刻蚀速率随ICP功率和DC偏压的增加而增加;刻蚀损伤与DC偏压成正比,而与ICP功率的关系较为复杂。实验中观测到刻蚀后GaN样品的荧光光谱带边发射峰和黄带发射峰的强度均有明显下降,这意味着刻蚀产生的缺陷中存在非辐射复合中心,并且该非辐射复合中心的密度与DC偏压成正比。为了兼顾高刻蚀速率和低刻蚀损伤,建议使用高ICP功率(450 W)和低DC偏压(300 V)进行ICP刻蚀。