基于时间-数字转换的精密时差测量系统设计

精密时差测量在激光测距、无源时差定位、航空遥控遥测等领域有着广泛的应用.提出时间-数字转换技术的时差测量方法,设计一种基于TDC-GPl的高精度时差测量系统,并介绍测量系统设计方法和软、硬件实现原理.所设计的系统具有配置灵活、可靠性高、功耗低等优点.通过对实际测量数据的分析表明,系统可以实现纳秒级的时间间隔测量.     

模拟/数字转换技术及其发展趋势

数字技术的飞速发展，使A／D转换器变得越来越重要。文章扼要叙述了A／D转换器的历史发展过程，列举了几种当前流行的A／D转换器，包括全并行、两步型、插值折叠型、流水线型、逐次逼近型、∑-△型A／D转换器；具体介绍了它们的结构、工作原理、性能特点、应用场合以及最新的研究进展，并对它们的性能进行了比较；最后，讨论了A／D转换器的发展趋势。     

高分辨率时间数字转换电路的PLD实现

高分辨率时间数字转换系统(TDC)采用环形延时门单元(RGDS)高分辨率系统,在可编程器件(PLD)上实现,解决了延时门的综合、延时时间的离散性等问题.由于设计、实现和集成电路工艺无关,所以可以方便地移植到其他系统和PLD芯片中.本设计在Altera公司的CPLD芯片上的仿真测试表明,时间分辨率最高可达3.5ns.本实验通过了时序仿真和硬件测试.     

雷达发射信号不稳定数字补偿技术的计算机模拟

本文采用计算机模拟的方法,利用分布式杂波模型对雷达发射信号不稳定数字补偿技术进行了研究。比较了三种数字补偿方案的性能,计算结果与实际测量结果一致。     

基于VSSR法的数字与模拟调制信号的区分

在电子监测系统中,调制类型的自动识别起着非常关键的作用。当调制类型较多时,一些识别算法第一步先区分调制方式是属于模拟调制还是数字调制。该文采用了结合小波变换的VSSR(Variance of Subclass’s Symbol Rate)法,仿真表明,当源信号的任何情况都未知下,在采样点较多时,可以在信噪比仅为10dB的情况下,区分出几乎所有的数字调制和模拟调制。     

32通道高精度时间数字转换电路设计

介绍了一种在FPGA中基于Wave Union技术而实现的32通道高精度时间数字转换器(time-to-digital convertor,TDC)电路.利用加法器进位链的进位延迟,输入击中前沿产生wave union送到进位链-寄存器阵列结构中做多次测量,有效地细分了进位链中的超宽码(ultra-wide bins),提高了时间间隔测量精度.经过初步的时序仿真和硬件测试,验证结果表明该TDC电路基本满足设计要求.     

一种用于GFSK信号解调的自校准时间数字转换器

设计了一种用于解调GFSK信号的时间数字转换器(Time Digital Converter,TDC),该时间数字转换器主要由延时链、D触发器、延时校准电路等组成.TDC对中频信号进行采样,将信息从频率信号转换到二进制码.延时校准电路保证延时单元的延时准确.TDC采用TSMC 0.18μm CMOS工艺实现,版图面积为0.08mm2.仿真结果表明,TDC的最大微分非线性为0.07LSB,最大积分非线性为-0.17LSB,功耗0.9mW,最大抗频率失调范围为±350kHz.     

光子计数激光雷达时间-数字转换系统

时间测量系统在激光雷达中主要用于激光脉冲飞行时间的测量,其性能直接影响着激光雷达的各项指标.基于FPGA设计了一种应用于光子计数激光雷达的时间-数字转换(Time-to-Digital Converter,TDC)系统,利用延迟线内插在FPGA内部实现了高精度的时间测量,通过实验分析,研究了TDC系统的性能及其应用于光子计数激光雷达后的效果.实验结果表明,TDC系统的时间分辨率达到29 ps,测时精度37 ps,能够实现9通道的高精度事件计时功能,用于光子计数激光雷达后,整个激光雷达系统的测时精度为421 ps,达到6.3 cm的距离测量精度,能够实现高精度高分辨率的激光三维成像.     

基于压缩感知的模拟到信息转换研究

压缩感知理论突破了Nyquist采样定理的约束,提出对稀疏信号可以以远低于Nyquist采样速率进行采样,并可以通过重构算法恢复出原信号。研究了基于压缩感知的模拟到信息转换系统,该系统由调制、低通滤波器和低速率采样3个模块组成,实现高频信号的低速率采样,并通过重构算法得到原信号。对模拟到信息转换系统的结构和原理进行了详细介绍,并应用Matlab对系统进行了大量的仿真分析,该系统能稳健地从较少的采样数据中恢复原信号。     

基于人文关怀的信号配时方法研究

在传统的信号配时中，都是以减少车辆的总延误为目标，这样并不能很好地体现出整个社会中人的时间价值。现以减少所有通过交叉口的出行者的总延误为目标，在传统的信号配时方案的基础上，提出了一套新的配时方案，同时以减少全部出行者的总延误时间为目标给出了相应的延误评价公式，最后以杭州市文一路-古翠路口的实测交通数据进行分析，论证了本配时方案的有效性。     

一种基于FPGA的PXA270外设时序转换接口设计

为解决ARCNET协议器件COM20020应用于列车通信网络时,与中央控制单元(CCU)处理器PXA270之间时序不匹配的问题.提出一种基于FPGA的PXA270外设时序转换接口设计方案.此外,还在FPGA中增加存储器直接访问(DMA)功能.以减轻PXA270的负担.测试结果表明,该方案成功解决时序匹配问题,增强网络的响应能力.关     

一种基于FPGA的PXA270外设时序转换接口设计

为解决ARCNET协议器件COM20020应用于列车通信网络时,与中央控制单元（CCU）处理器PXA270之间时序不匹配的问题．提出一种基于FPGA的PXA270外设时序转换接口设计方案。此外,还在FPGA中增加存储器直接访问（DMA）功能,以减轻PXA270的负担。测试结果表明,该方案成功解决时序匹配问题,增强网络的响应能力。     

基于模数转换的线控功能实现

介绍了一种在嵌入式系统中实现线控功能的简易可行的方法.该方法利用了大部分MCU中都具备的ADC接口,通过一路模数转换,实现了线控键盘功能.     

关于乡镇模数转换的几点思考

目前全国的城市社区都已经普及了数字电视,但在一些偏远的乡镇,还在使用一些天线、卫星电视接收器等接收模拟电视节目。利用天线等接收设备,只能收看到为数不多的电视频道,在一些特别偏远的地区,甚至接收不到电视信号,更谈不上数字电视,为此就乡镇的模数转换进行讨论,并提出一些建议和想法。     

一种应用于直接变频系统的低功耗混合信号直流失调消除电路

A low power mixed signal DC offset calibration (DCOC) circuit for direct conversion receiver applications is designed. The proposed DCOC circuit features low power consumption, fast settling time and a small die area by avoiding the trade-off between loop response time and the high pass frequency of the DCOC servo loop in conventional analog DCOC systems. By applying the proposed DC offset correction circuitry, the output residue DC offset voltages are reduced to less than 38 mV and the DCOC loop settling time is less than 100 μs. The DCOC chip is fabricated in a standard 0.13-μm CMOS technology and drains only 196 μA from a 1.2-V power supply with its chip area of only 0.372 × 0.419 mm².     

A low power mixed signal DC offset calibration circuit for direct conversion receiver applications

A low power mixed signal DC offset calibration(DCOC) circuit for direct conversion receiver applications is designed.The proposed DCOC circuit features low power consumption,fast settling time and a small die area by avoiding the trade-off between loop response time and the high pass frequency of the DCOC servo loop in conventional analog DCOC systems.By applying the proposed DC offset correction circuitry,the output residue DC offset voltages are reduced to less than 38 mV and the DCOC loop settling time is less than 100μs.The DCOC chip is fabricated in a standard 0.13-μm CMOS technology and drains only 196μA from a 1.2-V power supply with its chip area of only 0.372×0.419 mm~2.     

一种数模混合芯片中数字电路的时序收敛方案

在数模混合集成电路中,时钟信号是数据传输的基准,它对芯片能否正常工作起决定性的作用。由于数模混合集成电路的特殊性,在对时钟信号进行时钟树综合时,要对其进行特殊的处理。以串行外设接口及电平移位模块为例,提出了一种针对数模混合芯片中数字电路的时序收敛方案,验证结果表明此方案能够使时序很好地收敛。     

LTE中一种改进的基于探测参考信号的定时估计算法

研究了LTE系统中探测参考信号(SRS)的定时同步方法。由于基本的滑动相关算法和传统的后向搜索算法不能有效地消除相关过程中旁瓣峰值的影响,不适用于SRS的定时同步。因此,针对SRS的时频结构特点,提出一种改进的后向搜索算法。该方法通过将本地序列与接收序列在时域上相关得到定时度量函数,并重新定义门限值,通过结合门限和新的搜索技术来确定第1径的位置,从而得到正确的定时采样点。仿真结果表明,所提方法的估计性能优于滑动相关算法和传统的后向搜索算法,有效地消除了旁瓣峰值的影响,提高了SRS的正确定时概率。相比传统的后向搜索算法,所提方法的估计性能提高了6倍左右。     

突发OFDM信号定时同步估计算法的改进和实现

突发OFDM信号的接收需要快速准确的定时同步。Schmidl和Cox提出的同步方法（SCA）得到的估计值方差比较大，准确度不高。这里以SCA得到的结果为基础，在FFT运算后进行路径延迟时间估计，根据得到的结果对前面的粗估计值进行修正，使得估计准确度提高。仿真结果和相应的DSP硬件电路实际测试证明该方法大大改善了定时同步的性能。