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K. W. Current 《International Journal of Electronics》2013,100(4):449-452
A new voltage-mode quaternary CMOS static latch circuit is presented. Only devices available in a standard digital CMOS fabrication technology—enhancement-mode NMOS and PMOS transistors with single threshold voltage values—are used. No depletion-mode devices or special transistor threshold voltages are required. Three reference voltages and ground are used to define the logic levels. The operation of the quaternary latch is experimentally verified. Using data for a standard 2-micron digital CMOS fabrication technology, best- and worst-case on-chip setup and hold times are estimated, using simulation, to be approximately 2.8 ns and 6.8 ns, respectively. 相似文献
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本文结合针刺经络学说、电磁场理论和生理学的理沦,分析了毫米波辐射微弱能量作用于人体穴位产生的医疗效果.建立了受激细胞谐振-扩散链模型的假设,作为毫米波针刺效应的机理模型.用于分析毫米波无伤针剌的疗效和其应用. 相似文献
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Soft-error interference is a crucial design challenge in the advanced CMOS VLSI circuit designs. In this paper, we proposed a SEU Isolating DICE latch (Iso-DICE) design by combing the new proposed soft-error isolating technique and the inter-latching technique used in the DICE (Calin et al., 1996 [1]) design. To further enhance SEU-tolerance of DICE design, we keep the storage node pairs having the ability to recover the SEU fault occurring in each other pair but also avoid the storage node to be affected by each other. To mitigate the interference effect between dual storage node pairs, we use the isolation mechanism to resist high energy particle strikes instead of the original interlocking design method. Through isolating the output nodes and the internal circuit nodes, the Iso-DICE latch can possess more superior SEU-tolerance as compared with the DICE design (Calin et al., 1996 [1]). As compared with the FERST design (Fazeli, 2009 [2]) which performs with the same superior SEU-tolerance, the proposed Iso-DICE latch consumes 50% less power with only 45% of power delay product in TSMC 90 nm CMOS technology. Under 22 nm PTM model, the proposed Iso-DICE latch can also perform with 11% power delay product saving as compared with the FERST design (Fazeli, 2009 [2]) that performs with the same superior SEU-tolerance. 相似文献
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针对影响宽带毫米波行波管效率的主要因素,对提高行波管效率的相关实用化技术进行了研究。通过螺旋线线路渐变技术、降低高频损耗、多级降压收集极三个方面的研究,使现有某一宽带毫米波行波管总效率由原来的10%提高到20%以上。 相似文献
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毫米波功率行波管工作电压的限制因素 总被引:1,自引:1,他引:1
本文分析了毫米波功率行波管工作电压与主要限制因素 ,结合具体的高频慢波结构估算了典型管子所能达到的水平 ,并给出了有关评价系数和计算公式 ,可以为设计毫米波功率行波管的高频慢波结构提供参考。 相似文献
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本文综述了当前国际上开展的毫米波准光功率合成和自由空间波功率合成两项新技术,简单地介绍了作者在以上两类功率合成技术研究方面所得的成果,提出了几个有待解决的研究课题。 相似文献
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利用MAFIA程序设计8mm大功率输出窗 总被引:1,自引:0,他引:1
利用MAFIA程序对8 mm大功率输出窗进行了研究,分析了几种不同介电常数材料的特性.计算结果表明,利顿窗是解决功率与带宽这一矛盾的可行方案,而氮化硼瓷是这一结构唯一可以选用的材料. 相似文献
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毫米波技术性能分析及其无源干扰方法研究 总被引:5,自引:0,他引:5
新型高效、大功率毫米波功率源、介质天线、集成天线、低噪声接收机芯片等相继问世,使毫米波技术发生了巨大的变革,并且大大地拓宽了它的应用领域.毫米波具有波束窄、带宽大、抗干扰能力强,可穿透雨、雾、战场浓烟、尘埃进行探测等一系列优点.因此,本文介绍了毫米波技术的优点及其可行的一些无源干扰方法. 相似文献
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The latch up characteristics of a CMOS adjacent to a high voltage lateral insulated gate bipolar transistor (LIGBT) have been experimentally investigated. While it has been found that the holding voltage and holding current of the CMOS do not strongly depend on the power device operation, the triggering voltage has been found to be critical to the power device operation.<> 相似文献
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毫米波耦合腔行波管高频系统的基本特点与工艺结构综述 总被引:1,自引:0,他引:1
根据国外有关文献资料并结合工作实践,对毫米波耦合腔行波管高频系统的基本特点以及有关的工艺结构问题进行邀请赛,可供从事这方面研究工作的人员参考。 相似文献
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Ka波段毫米波耦合腔慢波结构高频特性的实验研究 总被引:1,自引:0,他引:1
通过对Ka波段毫米波耦合腔慢波结构进行的实验研究,对比了在两种较典型的色散情况下所对应的高频特性的差异,并进一步探讨了耦合腔慢波结构在不同色散情况下所对应的高频特性的基本规律,最后还列举了进一步改进耦合腔慢波结构高频特性的有效途径,可以为今后的设计工作提供必要的参考。 相似文献